Quels éléments composent un circuit logique programmable ?
Un bloc logique est de manière générale constitué d'une table de correspondance (LUT ou lookup table) et d'une bascule (flip-flop en anglais).
La LUT sert à implémenter des équations logiques ayant généralement 4 à 6 entrées et une sortie.Pourquoi on utilise les FPGA ?
Les FPGA sont utilisés dans les serveurs de transactions à haute fréquence (HFT) pour exécuter des algorithmes de transactions 1000 fois plus vite que les logiciels utilisant des processeurs verrouillés en usine.
Quels sont les circuits logiques de base ?
Les circuits de base (comportant un nombre réduit de transistors) de l'électronique numérique et logique réalisent des opérations logiques simples : ET (AND), OU (OR), NON (NOT), XOR, etc.
A partir de ces briques de base de la logique, on peut ensuite réaliser toutes les fonctions logiques complexes.- FPGA est l'abréviation de « Field-programmable gate array », ce qui peut être traduit en français par « réseau de portes programmables sur site ».
C'est un circuit intégré fait pour être (re)programmé par l'utilisateur après sa fabrication en utilisant un langage informatique spécifique, donc sans modifier le matériel.
Les circuits logiques programmables
Circuits Logiques Programmables
Circuits programmables FPGA (Field Programmable Gate Array)
LES CIRCUITS LOGIQUE LES CIRCUITS LOGIQUES
Les circuits logiques programmables
Evolution des circuits logiques programmables PLDs
Chapitre I Les circuits logiques programmables
Analyses Thermiques en Science des Matériaux
Chapitre 1 Principe de l'analyse thermique
Unité : Systèmes logiques 1 (SysLog1)Circuits PLD,This work is licensed under a Creative Commons Attribution-NonCommercial-ShareAlike 3.
0) Unported LicenseCircuits logiques programmablesPLD : programmable logic deviceEtienne MesserliNovembre 2021E.
Messerli (HES-SO / HEIG-VD / REDS), v01p 1Circuits PLD,Système informatiquePour réaliser un système informatique:ƒProcesseur & programmation•Avantages: temps développement, souplesse•Désavantages: temps d'exécution, latenceƒASIC•Avantages: exécution très rapide, parallélisme, consommation optimisée•Désavantages: pas de flexibilité, temps et coûts de développement trèsimportantƒLogique programmable•Avantages: flexibilité, exécution rapide, parallélisme•Désavantages: plus lent ASIC, temps de développement importantE.
Messerli (HES-SO / HEIG-VD / REDS), v01p 2Circuits PLD,Deux grands groupes :Les mémoires "morte" PROMProgrammable Read Only MemoryLes circuits logiques programmables PLDProgrammable Logic Deviceƒnom générique donné à l'ensemble des circuits monolithiques formés de celluleslogiques qui peuvent être programmés par l'utilisateurE.
Messerli (HES-SO / HEIG-VD / REDS), v01p 3Classification circuits programmablesCircuits PLD,Représentation d'une fonction logiqueUne fonction logique peut-être exprimée par une équationlogique :F = somme de produitsExemple : F0 = (D and B and A) or (notC and A) or ( D and notC)Circuit universel :un réseau de ET suivi d'un réseau de OUE.
Messerli (HES-SO / HEIG-VD / REDS), v01p 4Circuits PLD,Réseau ETEntrée AEntrée BEntrée CEntrée DSortie F0Sortie F1Sortie F2Réseau OUE.
Messerli (HES-SO / HEIG-VD / REDS), v01p 5Circuit universel(FPLA : Field Prog. Logic Array)Circuits PLD,Mémoire PROM(PLE : Prog. Logic Element)Réseau ETFIXEAdr. 0) Adr. 1) Adr. 2) Adr. 3) Sortie D0Sortie D1Sortie D2Réseau OUE.Messerli (HES-SO / HEIG-VD / REDS), v01p 6Circuits PLD,Réseau ETEntrée AEntrée BEntrée CEntrée DSortie F0Sortie F1Sortie F2Réseau OUFIXEE.
Messerli (HES-SO / HEIG-VD / REDS), v01p 7Circuit SPLD, CPLD(PAL : Prog. Array Logic)Circuits PLD,Structure des circuits programmablesE. Messerli (HES-SO / HEIG-VD / REDS), v01p 8Famille réseau ET réseau OU CircuitsFPLAField Prog. Logic Arrayprogrammable programmable †GAL6001PALProg. Array Logicprogrammable fixe SPLD,CPLDFPGAField Prog. Gate Arrayprogrammable inexistant FPGAPLEProg.Logic Elementfixe programmable PROMCircuits PLD,Types de PLD "Programmable Logic Device"SPLD " Simple PLD »ƒPAL " Programmable Array Logic »ƒGAL " Generic Array Logic »CPLD => en diminutionƒ" Complex Programmable Logic Devices »FPGA " Field Programmable Gate Arrays »ƒFamille la plus répandueHardCopy " hard PLDs »,routage fixé lors fabricationƒmigration des PLDs dans un "ASIC" basé sur l'architecture des PLDs et produitpar les fabricants de PLDsASIC "Application Specific Integrated Circuits »E.
Messerli (HES-SO / HEIG-VD / REDS), v01p 9Circuits PLD,Circuit SPLDDéfinition :SPLD, Simple Programmable Logic Deviceƒcircuit programmable élémentaire appelé aussi GAL (Generic ArrayLogic) composé d'un bloc d'entrée, d'une matrice ETprogrammable, d'une matrice OU fixe et d'un bloc de sortieE.
Messerli (HES-SO / HEIG-VD / REDS), v01p 10Circuits PLD,circuit SPLDCellule de base d'un circuitƒRéseau de ET programmableƒRéseau de OU fixe (figure 4 termes)ƒFlip-flop D ou bypass (combinatoire)E.
Messerli (HES-SO / HEIG-VD / REDS), v01p 11Circuits PLD,Circuit CPLDDéfinition :CPLD, Complex Programmable Logic Deviceƒcircuit programmable hiérarchique regroupant un ensemble decircuits programmables élémentaires (SPLD) et un réseaud'interconnexion programmableƒchacun des blocs logiques élémentaires est équivalent à un circuitGAL et l'ensemble de ceux-ci est relié au bloc d'interconnexion PIA(Programmable Interconnect Array)E.
Messerli (HES-SO / HEIG-VD / REDS), v01p 12Circuits PLD,E.Messerli (HES-SO / HEIG-VD / REDS), v01p 13circuit CPLDPIAGALGALGALGALBloclogiqueBlocd'interconnectionPIA:ProgrammableInterconnectArrayCircuits PLD,CPLD Altera EPM7000SE.
Messerli (HES-SO / HEIG-VD / REDS), v01p 14Circuits PLD,MAX 7000, structure macro cellE. Messerli (HES-SO / HEIG-VD / REDS), v01p 15Documentation ALTERACircuits PLD,Famille Max7000sE.Messerli (HES-SO / HEIG-VD / REDS), v01p 16Documentation ALTERACircuits PLD,Famille Max-VStructure FPGA vendue comme CPLD!Intel® MAX® 10 FPGAsrevolutionize non-volatile integrationE.
Messerli (HES-SO / HEIG-VD / REDS), v01p 17Timingcst!Circuits PLD,Famille Max-VE. Messerli (HES-SO / HEIG-VD / REDS), v01p 18Circuits PLD,Famille Max-VE.Messerli (HES-SO / HEIG-VD / REDS), v01p 19Circuits PLD,Circuit FPGADéfinition :FPGA, Field Programmable Gate Arrayƒcircuit programmable composé d'un réseau de petits blocslogiques, de cellules d'entrée-sortie et de ressourcesd'interconnexion totalement flexiblesƒla granularité des cellules logiques des FPGA est mentionnéecomme fine•nombre d'entrées de 4 à 6•granularité grossière dans les CPLD, ce type de circuit dispose de grandescellules avec plus de 32 entrées (EPM 52 entrées)E.
Messerli (HES-SO / HEIG-VD / REDS), v01p 20Circuits PLD,E.Messerli (HES-SO / HEIG-VD / REDS), v01ressourcesd'interconnexioncelluled'entrée-sortiebloc logiquecircuit FPGAStructure internep 21Circuits PLD,FPGA Xilinx (1984-85)Elément programmable:LE : Logic Elementélément logique de base d'un FPGAE.
Messerli (HES-SO / HEIG-VD / REDS), v01p 22Pin d'E/SElémentprogrammableSwitch blocLUT: Look-Up Tabledispose de 4 à 6 entréesLUTAdderCarry_inCarry_outDCircuits PLD,FPGA Cyclone II : Logic Element LEE.
Messerli (HES-SO / HEIG-VD / REDS), v01p 23Circuits PLD,FPGA: réseau d'interconnectionsFPGA Xilinx: XC2000CLBABCDXYKmatriceswitchCLBCLBCLBliaisons directesDétail de vue du datasheetE.
Messerli (HES-SO / HEIG-VD / REDS), v01p 24Circuits PLD,Multi-Track Routing Architecture© 2010 Altera Corporation - ConfidentialALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS & STRATIX are Reg.
U.S. Pat. & Tm.Off.and Altera marks in and outside the U.S.HopsReachable logicelements (LEs)1 8502 2,4003 4,000Total 7,250Industry's best FPGA routing architectureused in Stratix series FPGAs6.
4) Xthecompetitionlong jumpminimizescongestionp 25E. Messerli (HES-SO / HEIG-VD / REDS), v01Circuits PLD,FPGAXilinx SpartanƒGlobal clockressourceE. Messerli (HES-SO / HEIG-VD / REDS), v01p 26Circuits PLD,Stratix-V: Structure des blocs IOE.Messerli (HES-SO / HEIG-VD / REDS), v01p 27Bloc IO adapté pourgérer le flux"double data rate»Circuits PLD,Comparaison CPLD-FPGACPLD, Complex Programmable Logic Deviceƒtaille petite à moyenne, 1 à 40 Kgatesƒcircuit avec une grosse granularité, les cellules logiques comprenant 5 produits avec 32 à 52 entréesƒtiming constantƒconserve la programmation: EEPROM ou FlashFPGA, Field Programmable Gate Arrayƒtaille de moyenne à très grande, 20 à 40'000 Kgatesƒcircuit avec une granularité fine, les cellules logiquescomprenant 1x LUT avec 4 à 6 entréesƒbeaucoup de ressource de routageƒblocs pour fonctions spécifiquesƒtechnologie SRAM (cas particulier Flash)E.
Messerli (HES-SO / HEIG-VD / REDS), v01p 28Circuits PLD,Technologie des PLDsTypes de technologies utilisées pour le PLDs :ƒSRAM volatile•Volatile, dès lors Nécessite un moyen de programmation•Majorité des FPGAƒEEPROM, Flash, SRAM + Flash•Reprogrammable•Technologie des CPLD•Utilisé pour certaines famille de FPGA•Récent: SRAM + EEPROM intégréeƒAnti-fuse, Via-link•Programmable une seule fois•Plus utilisé, sauf applications particulièresE.
Messerli (HES-SO / HEIG-VD / REDS), v01p 29Circuits PLD,HardCopyE.Messerli (HES-SO / HEIG-VD / REDS), v01p 30• Les fabricant de FPGA propose des versions"HardCopy" de leur FPGA- garantie design FPGA fonctionne sur HardCopy- faible NRE (Non-Recurring Engineering )- possible pour série moyenne- diminution des coûts, mais design fixe- augmentation des performancesCircuits PLD,ASIC,Application Specific Integrated Circuitspin E/S cellule de basecanalpin E/Scellule de baseA la demande (full custom)ƒSpécifique à une application, tout peut être définipar le concepteurPrédiffusés (années 60)ƒMer de portesƒTableau de portes avec canaux de routagePré-caractérisés (début des années 80)ƒLibrairies de cellulesA réseau structuré (début des années 90, puisréapparition en 2003)ƒMer de macros•LUT, flip-flops,E.
Messerli (HES-SO / HEIG-VD / REDS), v01p 31Circuits PLD,Hard drive capacity over timeEvolution de la technologie:loi de MOORECapacity (GB)E.
Messerli (HES-SO / HEIG-VD / REDS), v01p 32Circuits PLD,Formidable évolution des PLDs depuis 1995E.Messerli (HES-SO / HEIG-VD / REDS), v01p 33CaractéristiquesAnnée2000Année 2020Technologie150 nm 10 nmDensité90K LEs, 90K DFFRAM jusqu'à 3Mbits8'938K LEs, 8'172K DFF,RAM jusqu'à 500MbitsHBM jusqu'à 16 GBHard Core :Transceivers 1.25 Gbps Transceiver up to 116 Gbps PAM4Transceiver up to 58 Gbps NRZPCI express, Ethernet MAC,Fréquencejusqu'à 350 MHz jusqu'à 1.
1) GHzPrix (Fr/gate)2000 0,25 ct/gate 2008 0,0001ct/gate / 2015 tend vers zéro!Boitier1 puce chip 3D, multi puces !Année 2020Evolution "Circuits logiques programmables"Circuits PLD,Caractéristiques PLDs 2020technologie 45 à 10 nm en production(2000 : 150 nm)alimentation du coeur: 0.90 à 0.70 V/ 40 A !multiples arbres d'horloges et PLL, jusqu'à 100fréquence jusqu'à 1.
1) GHz(bloc DSP 900 MHZ)nombre de Logic Elements8'938K LEsƒLUT à 6 entrées au lieu de 4!ALM (2 LEs) à 8 entrées => LUT à 7 entréesnombre de flip-flops jusqu'à 8'172Kmémoire RAM : jusqu'à 500 Mbitsintegrated 3D HBM : jusqu'à 16GBp 34E.
Messerli (HES-SO / HEIG-VD / REDS), v01HBM : High Bandwidth MemoryCircuits PLD,caractéristiques PLDs 2020blocs pré-câblés (DSP, SERDES, )ƒtransceivers : max 116 Gigabit/s in PAM4max 57.
8) Gigabit/s in NRZƒjusqu'à 12'300 DSP bloc avec multiplicateursHard Core (PCI express, Ethernet MAC, PCS, )multiples standards I/O:ƒLVTTL, LVCMOS, SSTL et différentiel SSTL, LVDS, LVECL,Nbr I/O jusqu'à 1'600ƒboitier FBGA2597 pins => 1'600 I/Op 35E.
Messerli (HES-SO / HEIG-VD / REDS), v01Circuits PLD,Nouvelle technologie 3D!Augmentation de la surface du canal sur 3 côtés!Avantages:Forte augmentation du gain à basse tensionAmélioration des caractéristiques de commutationCourant importantCoûts supplémentaires de seulement 2-3% !E.
Messerli (HES-SO / HEIG-VD / REDS), v01p 36source: IntelCircuits PLD,Multiple "metal layers"source: http://en.wikipedia.org/wiki/Integrated_circuitE.
Messerli (HES-SO / HEIG-VD / REDS), v01p 37Circuits PLD,Evolution: 3D packagingIntel Agilex:E. Messerli (HES-SO / HEIG-VD / REDS), v01p 38Circuits PLD,Evolution: 3D packagingIntel Agilex:E. Messerli (HES-SO / HEIG-VD / REDS), v01p 39Circuits PLD,Stacked Silicon Interconnect technologyE.Messerli (HES-SO / HEIG-VD / REDS), v01p 40Interconnectingmultiple dies forXilinx FPGAs 3Ddevicesone diesource: XilinxCircuits PLD,Nouvelle architecture: SoC 64bits + FPGAE.
Messerli (HES-SO / HEIG-VD / REDS), v01p 41Intel-Altera Stratix-10 TXCircuits PLD,Domaine d'utilisations des PLDs1980 1985 1990 1995 2000 2005 2010 2015Densité & PerformanceGlue LogicMSI-Décodage-Compteur-Machine étatsLSI-Contrôleur-UART-Interface PCISoC (SoPC)- Système àprocesseur(soft core)Annéep 42E.
Messerli (HES-SO / HEIG-VD / REDS), v01SoC- FPGA- Systèmecomplexe(4 x ARM)Circuits PLD,Prix des PLDs low cost(volume price!)Nbr gates/ 1$1990 1995 2000 2005 Année100'00010'000100010010En 2005 : 1$ = 50'000 gatesE.
Messerli (HES-SO / HEIG-VD / REDS), v01p 43Circuits PLD,Ancien CPLD : MAX 7000STechnologie EEPROMEPM7128SLC84-10ƒ$ 30 (-15 $19)ƒ68 IOsƒ128 MacroCellsƒ128 DFFƒenv. 2'500 gatesƒ240 MHZƒprix ~ 0,01 $/gateE.
Messerli (HES-SO / HEIG-VD / REDS), v01p 44Circuits PLD,PLD récent : MAX VTechnologie FlashFPGA vendu comme CPLD !5M160ZE100C5Nƒ4.7 $ à la pièce !ƒ79 IOsƒ160 LEs (~128 MCs)ƒ160 DFFƒenv. 3'200 gatesƒ8.
2) Kbits flash memoryƒ150 MHzƒprix ~ 0,0015 $/gateE.Messerli (HES-SO / HEIG-VD / REDS), v01p 45Circuits PLD,New device MAX 10Technologie Flash10M02DCV36C7Gƒ3.2 $ à la pièce !ƒ27 IOsƒ2000 LEs (~1700 MCs)ƒ2000 DFFƒenv. 44'200 gatesƒ108Kbits memoryƒ96Kbits flash memoryƒprix ~ 0,0001 $/gatep 46E.
Messerli (HES-SO / HEIG-VD / REDS), v01Circuits PLD,Fin de la présentationp 47E. Messerli (HES-SO / HEIG-VD / REDS), v02