INTRODUCCIÓN A LA PROGRAMACIÓN EN VHDL
VHDL es un lenguaje de descripción de hardware que permite describir circuitos síncronos y asíncronos. Para realizar esto debemos: - Pensar en puertas y
Tema 5: - Especificación usando VHDL08
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Tema 4: - Especificación de sistemas digitales usando VHDL
VHDL es un lenguaje orientado a HW que permite escribir SW o 1076.1 IEEE Standard VHDL Analog and Mixed?Signal Extensions.
VHDL “sintetizable”
Muchas de las construcciones VHDL aunque sean útiles para simulación y otras VHDL es un lenguaje orientado a hardware que permite escribir software.
GUÍA BÁSICA DEL VHDL
1.1 INTRODUCCIÓN AL LENGUAJE VHDL. La forma más común de describir un circuito consiste en la utilización de esquemas pero también existe la necesidad de
Sesión 2: VHDL secuencial
Tipos enumerados definidos en el paquete estandard de VHDL: TYPE severity_level IS (note warning
Lenguaje VHDL
Descripción VHDL de sistemas combinacionales (1/3). Para describir circuitos combinacionales utilizaremos sentencias de asignación concurrentes y procesos.
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17 jun 2010 Compilación C a VHDL de códigos de bucles con reuso de datos. 6. 11.3.3. Síntesis de código con bucle de tres dimensiones .
PRÁCTICA: LENGUAJE VHDL
architectura estructura of sumador is signal s1 : std_logic_vector(3 downto 0); component xor port(. A B
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Le langage VHDL Eduardo Sanchez EPFL • Livres conseillés: • John F Wakerly Digital design (4th edition) Prentice Hall 2005 • Peter J Ashenden
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9 ) Simulation et validation réalisation d'un composant de test 10 ) Exemples : paquetage standard et exemples de codes VHDL
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Introduction à VHDL eqcomp4 A[3:0] B[3:0] égal -- eqcomp4 est un comparateur 4 bits entity eqcomp4 is port (a b: in bit_vector(3 downto 0);
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Les principales caractéristiques du langage VHDL Différences entre un langage de programmation et VHDL
Pourquoi utiliser le VHDL ?
Le but d'un langage de description matériel tel que le VHDL est de faciliter le développement d'un circuit numérique en fournissant une méthode rigoureuse de description du fonctionnement et de l'architecture du circuit désirée.- Les variables sont utilisées uniquement dans les process. Elles sont déclarées dans le process avant le mot clé « begin » (c'est le begin du process). Contrairement aux signaux, les variables sont affectées tout de suite, on n'a pas besoin d'attendre la suspension du process.
D.Giacona
1/47VHDL - Logique programmable
Partie 2- La structure d'un programme VHDL
Denis Giacona
ENSISA
École Nationale Supérieure d'Ingénieur Sud Alsace12, rue des frères Lumière
68 093 MULHOUSE CEDEX
FRANCE
Tél. 33 (0)3 89 33 69 00
VHDL - Logique programmable Partie 2 - La structure d'un programme VHDLD.Giacona
2/47 1.Éléments fondamentaux du langage VHDL ............................................................................................................................................................ 4
1.1.Les cibles du langage VHDL ............................................................................................................................................................................... 4
1.2.Quelques caractéristiques du langage ............................................................................................................................................................. 5
1.3.La bonne interprétation des instructions ....................................................................................................................................................... 6
1.4.Deux conseils incontournables ........................................................................................................................................................................... 7
1.5.Le principe du couple entité - architecture ................................................................................................................................................. 10
1.6.Les commentaires ............................................................................................................................................................................................... 12
1.7.Les identificateurs ............................................................................................................................................................................................. 12
1.8.Les objets données : signal, constante, variable ........................................................................................................................................ 13
1.9.Les types des objets données ......................................................................................................................................................................... 14
1.9.1.
Les types prédéfinis par tous les compilateurs .................................................................................................................................... 14
1.9.2.
Les types complémentaires (inclus dans la bibliothèque IEEE 1164) ........................................................................................... 15
1.9.3.
Les types définis par l'utilisateur ......................................................................................................................................................... 17
1.9.4.
Conversions de type ................................................................................................................................................................................. 18
1.9.5.
Usage courant du type integer .............................................................................................................................................................. 19
1.10.Les littéraux .................................................................................................................................................................................................... 20
1.11.Les opérateurs ................................................................................................................................................................................................. 21
1.11.1.
Opérateurs prédéfinis de construction d'expressions .................................................................................................................... 21
1.11.2.
Opérateurs d'assignation et d'association ......................................................................................................................................... 22
1.12.Les déclarations et les assignations des signaux vecteurs .................................................................................................................. 23
1.13.Surcharge d'opérateurs ................................................................................................................................................................................ 24
1.14.Les attributs ................................................................................................................................................................................................... 26
2.La déclaration d'entité ........................................................................................................................................................................................ 28
2.1.Description d'une entité non générique ........................................................................................................................................................ 28
2.2.Description d'une entité générique ............................................................................................................................................................. 31
2.3.Les modes des ports ...................................................................................................................................................................................... 34
VHDL - Logique programmable Partie 2 - La structure d'un programme VHDLD.Giacona
3/47 3.Le corps d'architecture ...................................................................................................................................................................................... 36
3.1.Syntaxe ................................................................................................................................................................................................................ 36
3.2.Déclarations dans l'architecture ................................................................................................................................................................ 37
3.3.Instructions concurrentes ........................................................................................................................................................................... 39
3.3.1.
Propriétés .................................................................................................................................................................................................. 39
3.3.2.
Classification des styles de description ............................................................................................................................................ 40
3.3.3.
Exemple 1 : architecture comportant des styles différents ........................................................................................................ 43
3.3.4.
Exemple 2 : styles différents pour un même bloc logique ............................................................................................................. 45
3.3.5.
Exemple 3 : fonction opposé arithmétique opposite_n ................................................................................................................... 47
VHDL - Logique programmable Partie 2 - La structure d'un programme VHDLD.Giacona
4/471. Éléments fondamentaux du langage VHDL
1.1. Les cibles du langage VHDL
Logiciel de simulation
Logiciel de synthèse
(configuration de circuits logiques programmables)Des instructions pour décrire
les signaux de testDes instructions pour décrire le
comportement du système - fonctions combinatoires - fonctions séquentielles VHDL - Logique programmable Partie 2 - La structure d'un programme VHDLD.Giacona
5/471.2. Quelques caractéristiques du langage
Syntaxe complexe
o pour aider le concepteur, les outils de développement proposent des modèles VHDL (templates) et des convertisseurs de schémas en code VHDL Langage strict par rapport aux types et aux dimensions des données o avantage : élimination d'un grand nombre d'erreurs de conception dès la compilationTrès bonne portabilité
o à condition d'écrire un code indépendant de la technologieDe nombreux styles de description
o tous les styles ne conviennent pas à toutes les applications o tous les codes ne sont pas synthétisables VHDL - Logique programmable Partie 2 - La structure d'un programme VHDLD.Giacona
6/471.3. La bonne interprétation des instructions
Les instructions modélisent un câblage matériel lorsqu'elles sont destinées à la programmation/configuration de circuits CPLD/FPGA. Les instructions ressemblent à celles d'un langage impératif, mais, alors que pour certaines, l'ordre d'écriture est déterminant, pour d'autres, l'ordre n'a pas d'importance. VHDL - Logique programmable Partie 2 - La structure d'un programme VHDLD.Giacona
7/471.4. Deux conseils incontournables
S'appliquer sur la présentation
architecture arch_bcdcnt4_ar_en_comb of bcdcnt4_ar_en_comb is signal count:std_logic_vector(3 downto 0); begin process(clk,ar) begin if ar='1' then count<=(others=>'0'); elsif (clk'event and clk='1') then if en='1' then if countLes éditeurs comportent des
assistants de langage et des outils de mise en forme. VHDL - Logique programmable Partie 2 - La structure d'un programme VHDLD.Giacona
9/47Appliquer une règle de dénomination des identificateurs Langue anglaise, minuscules et caractère _
