[PDF] Système séquentiel simple Registre à décalage 8 bits

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REDS, HEIG-VD Laboratoire de systèmes logiques LogSys1 EMI/RMQ srg8_ld_sh_17.doc.doc - 1 / 4 - novembre 2017

Système séquentiel simple

Registre à décalage 8 bits

Objectif :

Cette manipulation a pour objectif de concevoir puis de développer un système séquentiel simple. Ensuite, celui-ci sera intégré dans un circuit logique programmable, de type CPLD, afin de tester le fonctionnement avec une application d'un chenillard sur 8 leds. Le laboratoire est décomposé en deux parties. La première partie comprend la réalisation

d'un registre à décalage à droite basé sur 8 flip-flop D. Dans la seconde partie, le registre

à décalage devra disposer d'un chargement parallèle ainsi que le décalage à droite et à

gauche. Pour cette seconde partie, la réalisation utilisera un registre de 8 bits.

Spécifications 1

ère

partie

Dans cette 1

ère

partie, il s'agit de réaliser un registre à décalage à droite de 8 bits disposant d'un enable pour activer le décalage.

Voici le symbole du registre :

Entrées/sorties du registre à décalage simple reset_i: signal de remise à zéro asynchrone du registre clock_i: signal d'horloge du système séquentiel synchrone en_sh_i: signal d'autorisation du décalage à droite ser_r_i: entrée série pour le décalage à droite. reg_o: état du registre à décalage, signal de 8 bits

Contrainte pour la réalisation :

Vous devez utiliser pour la conception de votre schéma 8 bascules de type flip-flop D et de logique combinatoire.

Symbole Logisim d'une bascule D flip-flop :

REDS, HEIG-VD Laboratoire de systèmes logiques LogSys1 EMI/RMQ srg8_ld_sh_17.doc.doc - 2 / 4 - novembre 2017

Spécifications 2

ème

partie

Dans la 2

ème

partie, il s'agit de réaliser un registre à décalage qui comprend plusieurs modes de fonctionnement synchrone soit :

Chargement parallèle

Décalage à droite ou à gauche avec enable

Voici le symbole du registre :

Entrées/sorties du registre à décalage

reset_i: signal de remise à zéro asynchrone du registre clock_i: signal d'horloge du système séquentiel synchrone load_i: signal de chargement parallèle de la valeur val_i (fct prioritaire) en_sh_i: signal d'autorisation du décalage à droite/gauche Right_nLeft_i: signal de sélection du décalage. L'état 1 indique un décalage à droite, et l'état 0 un décalage à gauche val_i: entrée de chargement parallèle, signal de 8 bits ser_r_i: entrée série pour le décalage à droite. ser_l_i: entrée série pour le décalage à gauche reg_o: état du registre à décalage, signal de 8 bits

Contrainte pour la réalisation :

Vous devez utiliser, pour la conception de votre schéma, un registre parallèle/parallèle de

8 bits et de logique combinatoire.

Symbole Logisim d'un registre 8 bits :

Ce symbole dispose d'une entrée Write Enable (WE). Vous ne devez pas utiliser cette entrée que vous fixerez à '1'. REDS, HEIG-VD Laboratoire de systèmes logiques LogSys1 EMI/RMQ srg8_ld_sh_17.doc.doc - 3 / 4 - novembre 2017

Application pour l'intégration : Chenillard

Nous allons réaliser un chenillard de 8 leds pour concevoir une application avec notre

registre à décalage et l'intégrer sur une carte. L'objectif est de réaliser un système qui

permet de choisir un pattern à afficher. Le système doit permettre de réaliser la rotation à droite ou à gauche du pattern préalablement chargé.

Voici le symbole du chenillard :

Entrées/sorties du chenillard

nReset_i: signal de remise à zéro asynchrone du registre, actif bas (état 0) clock_i: signal d'horloge du système séquentiel synchrone load_i: signal de chargement parallèle d'un pattern pour le chenillard enable_i: signal d'autorisation du fonctionnement du chenillard en réalisant une rotation du pattern à droite ou à gauche Right_nLeft_i: signal de sélection du sens de la rotation du chenillard. si état 1 : rotation à droite, si état 0 : rotation à gauche pattern_i: entrée de chargement parallèle du pattern, signal de 8 bits. led_o: état des leds du chenillard, signal de 8 bits

A rendre :

L'objectif de ce laboratoire est de vous familiariser avec la notion de systèmes séquentiels comprenant des flip-flops. Ce laboratoire sera uniquement validé (pas d'évaluation notée). Vous devez envoyer, par e-mail à l'assistant, les documents indiqués suivants :

Un seul fichier PDF comprenant :

o Chronogrammes des simulations des 2 versions de registres à décalage avec des commentaires sur les cas vérifiés.

Votre fichier de projet Logisim : srg8_ld_sh.circ

Classe A et B : Mike Meury (mike.meury@heig-vd.ch) D'autre part, vous devez faire valider votre Chenillard par le professeur ou l'assistant. REDS, HEIG-VD Laboratoire de systèmes logiques LogSys1 EMI/RMQ srg8_ld_sh_17.doc.doc - 4 / 4 - novembre 2017

Travail demandé

1

ère

partie :

1) Créer un fichier Logisim nommé srg8_ld_sh.circ.

2) Analyser le comportement du registre à décalage. Proposer un schéma pour une

cellule du registre (1 bit). Créer un circuit nommé cell_shr_1bit, puis saisir le schéma de votre cellule 1 bit.

3) Créer un circuit que vous nommerez srg8_shr, puis établir le schéma du registre à

décalage en chainant 8 fois la cellule 1 bit réalisée au point 2).

4) Simuler dans Logisim le fonctionnement du registre à décalage.

2

ème

partie :

5) Analyser le comportement du registre à décalage disposant de plusieurs modes de

fonctionnement. Celui-ci permet, en autre, de décaler à droite et à gauche.

6) Etablir la table des fonctions synchrones nécessaires pour réaliser les fonctions

synchrones du registre.

7) Créer un circuit que vous nommerez srg8_ld_sh, puis établir le schéma du registre à

décalage basé sur votre table des fonctions synchrones.

8) Simuler dans Logisim le fonctionnement du registre à décalage srg8_ld_sh.

Chenillard :

9) Analyser le comportement du chenillard. Vous devez expliquer comment vous réalisez

les fonctions de celui-ci avec le registre srg8_ld_sh.

10) Créer un circuit que vous nommerez chenillard, puis établir le schéma en utilisant un

registre srg8_ld_sh.

11) Simuler dans Logisim le fonctionnement du chenillard.

12) Instancier votre circuit chenillard dans le circuit main. Vous devez choisir le type de I/O

que vous souhaitez utiliser pour les entrées et sorties du chenillard, puis les ajouter et les connecter.

13) Réaliser l'intégration de votre système, en sélectionnant le du circuit main, dans la

carte " MAX_V_80P_25P » en utilisant le menu " FPGA Commander ». Vous utiliserez les I/O préalablement définies. Finalement programmez la CPLD de la carte " MAX_V_80P_25P »

14) Tester le circuit en utilisant la boite de commande pour générer une horloge ayant une

fréquence de 1 à 4 Hz. Vous devez connecter l'horloge ajustable, pin 27a, de la boite de commande sur la pin de la carte " MAX_V_80P_25P » nommée TP6, pour le signal Clk-Ext.

15) Vous devez faire valider votre montage par le professeur ou l'assistant

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