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Architecture des ordinateurs

Sylvain MONTAGNY

sylvain.montagny@univ-savoie.fr

Bâtiment chablais, bureau 13

04 79 75 86 86

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Université de Savoie2

Présentation cours : Sommaire

Cours : 12 h en 8 séances

Chapitre 1 : Rappels généraux sur les processeurs

Chapitre 2 : Le pipeline des microprocesseurs

Chapitre 3 : Les mémoires caches

Chapitre 4 : Les interruptions

Chapitre 5 : Les accès DMA

Université de Savoie3

Présentation TD

TD : 15 h en 10 séances

TD 1 : Rappels sur les architectures à

microprocesseurs

TD 2 : Pipeline

TD 3 : Mémoires Caches

TD 4 : Les interruptions

TD 5 : Les transferts DMA

Université de Savoie4

Présentation TP

TP : 16 h en 4 séances

TP 1 : Simulation de mémoire cache et pipeline

TP 2 : Programmation d'applications sur cible

TP 3 : Programmation d'applications sur cible

Université de Savoie5

Chapitre 1 : Rappel généraux sur les

processeurs

1.1 Rappel sur l'architecture interne des

microprocesseurs

1.2 Le traitement des instructions

1.3 Les modes d'adressages

1.4 Exemple d'exécution d'un programme

Université de Savoie6

L'architecture interneWafer

Un microprocesseur est constitué d'un morceau de silicium dopé. C'est donc un ensemble de millions de transistors.

Wafer : Galette de plusieurs processeurs

1 processeur : quelques millimètres carrés

Université de Savoie7

L'architecture interneUnité commande/traitement

Un microprocesseur est construit autour

de deux éléments principaux :

Une unité de commande

Une unité de traitement

Université de Savoie8

L'architecture interneSchéma

Université de Savoie9

L'architecture interneL'unité de commande (1)

Elle permet de séquencer le déroulement des instructions. Elle effectue la recherche en mémoire de l'instruction, le décodage de l'instruction codée sous forme binaire. Enfin elle pilote l'exécution de l'instruction.

Les blocs de l'unité de commande :

1.

Le compteur de programme (PC : Programme

Counter) appelé aussi Compteur Ordinal (CO)

est constitué par un registre dont le contenu est initialisé avec l'adresse de la première instruction du programme. Il contient toujours l'adresse de la prochaine instruction à exécuter.

Université de Savoie10

L'architecture interneL'unité de commande (2)

2. Le registre d'instruction et le décodeur d'instruction : Chacune des instructions à exécuter est transféré depuis la mémoire dans le registre instruction puis est décodée par le décodeur d'instruction. 3.

Bloc logique de commande (ou séquenceur) : Il

organise l'exécution des instructions au rythme d'une horloge. Il élabore tous les signaux de synchronisation internes ou externes (bus de commande) du microprocesseur en fonction de l'instruction qu'il a a exécuter. Il s'agit d'un automate réalisé de façon micro- programmée.

Université de Savoie11

L'architecture interneL'unité de commande (3)

Université de Savoie12

L'architecture interneL'unité de traitement (1) Elle regroupe les circuits qui assurent les traitements nécessaires

à l'exécution des instructions

Les blocs de l'unité de traitement :

1. Les accumulateurs sont des registres de travail qui servent à stocker une opérande au début d'une opération arithmétique et le résultat à la fin de l'opération. 2.

L'Unité Arithmétique et Logique (UAL)est un

circuit complexe qui assure les fonctions logiques (ET, OU, Comparaison, Décalage, etc...) ou arithmétique (Addition, soustraction...).

Université de Savoie13

L'architecture interneL'unité de traitement (2) 3. Le registre d'état est généralement composé de 8 bits à considérer individuellement. Chacun de ces bits est un indicateur dont l'état dépend du résultat de la dernière opération effectuée par l'UAL. On les appelle indicateur d'état ou flag ou drapeaux. Dans un programme le résultat du test de leur état conditionne souvent le déroulement de la suite du programme. On peut citer par exemple les indicateurs de :

Retenue (carry : C)

Débordement (overflow : OV ou V)

Zéro (Z)

Université de Savoie14

L'architecture interneL'Unité de traitement (3)

UAL : Unité Arithmétique et Logique)

AB UAL

OV =Overflow Flag

C = Carry Flag

Z = Zero Flag

S = Sign Flag

P = Parity FlagC0

C1 C2 C3 R8 8 8

Sélection de

l'opération

RésultatFlag = " drapeau »

Registre d'état

Université de Savoie15

L'architecture interneL'unité de traitement (4)

Université de Savoie16

L'architecture interneArchitecture complète

Université de Savoie17

Rappels: le fonctionnement basique

d'une opération de calcul (1) Charger une instruction depuis la mémoire (2) Charger les opérandes depuis la mémoire (3) Effectuer les calculs (4) Stocker le résultat en mémoire

Mémoire

CPU 1122
334
4

Université de Savoie18

L'architectureVon Neuman

Un seul chemin d'accès à la mémoire

Un bus de données (programme et données),

Un bus d'adresse (programme et données)

Architecture des processeurs d'usage général Goulot d'étranglement pour l'accès à la mémoire BUS

Mémoire

Programme

données CPU 19

L'architectureHarvard

Séparation des mémoires programme et données

Un bus de données programme,

Un bus de données pour les données,

Un bus d'adresse programme,

Un bus d'adresse pour les données.

Meilleure utilisation du CPU :

Chargement du programme et des données en parallèle

Mémoire

programmeMémoire donnée CPU

Université de Savoie20

L'architectureHarvard : Cas des microcontrôleurs PIC Seul les bus de donnée (data ou instructions) sont représentées

Université de Savoie21

Chapitre 1 : Rappel généraux sur les

processeurs

1.1 Rappel sur l'architecture interne des

microprocesseurs

1.2 Le traitement des instructions

1.3 Les modes d'adressages

1.4 Exemple d'exécution d'un programme

Université de Savoie22

Le traitement des instructions Organisation d'une instruction

Le microprocesseur ne comprend qu'un certain

nombre d'instructions qui sont codées en binaire. Une instruction est composée de deux éléments : Le code opération : C'est un code binaire qui correspond à l'action à effectuer par le processeur Le champ opérande : Donnée ou bien adresse de la donnée.

La taille d'une instruction peut varier, elle est

généralement de quelques octets (1 à 8), elle dépend

également de l'architecture du processeur.

Université de Savoie23

Le traitement des instructions Exemple d'instruction

Instruction Addition :

Accumulateur = Accumulateur + Opérande

Correspond à l'instruction ADD A,#2

Cette instruction est comprise par le processeur par le mot binaire :11001 000 0000 0010 = code machine

#2 ADD A

Champ opérande (11 bits)

Code opératoire (5 bits)

000 0000 0010

11001

Instruction (16 bits)

Université de Savoie24

Le traitement des instructions Phase 1 : Recherche de l'instruction en mémoire

La valeur du PC est placée sur le bus d'adresse par l'unité de commande qui émet un ordre de lecture.

Après le temps d'accès à la mémoire, le contenu de la case mémoire sélectionnée est disponible sur le bus des données. L'instruction est stockée dans le registre d'instruction du processeur.

Université de Savoie25

Le traitement des instructions Phase 2 : Décodage et recherche de l'opérande L'unité de commande transforme l'instruction en une suite de commandes élémentaires nécessaires au traitement de l'instruction. Si l'instruction nécessite une donnée en provenance de la mémoire, l'unité de commande récupère sa valeur sur le bus de données. L'opérande est stocké dans le registre de données.

Université de Savoie26

Le traitement des instructions Phase 3 : Exécution de l'instruction

Le séquenceur réalise l'instruction.

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