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Methodedulogicaleort

ArnaudTisserand

ArenaireINRIALIP

Introduction

LogicalEort

DesigningFastCMOSCircuits

I.Sutherland,B.SproulandD.Harris

1999

MorganKaufmannPublishers

ISBN:1{55860{557{6

Plan

Lamethodedulogicaleortpouruneporte

Modeledeporteutilise

Methodepourplusieursportes

Remarquesetlimites

Exemples

Partie1

RappelssurlestransistorsMOSetles

porteslogiquesCMOS

StructuredestransistorsMOS

Ilexistedeuxtypesde

transistorsMOS (metaloxidesemiconductor): lestransistors N etlestransistors P

UntransistordetypeNestcomposede:

substrat(Si)dopeP drainetsourcedopesN coucheisolante grille zy x L W grille substrat PNN isolant drainsource

Poninverselesdopages.

Modelesdutransistor

Caracteristiquedesortied'untransistor:

I=8 :0V G VV = 1.3V

V = 1.0V

GG

V = 0.8V

G D

Modelelogique:

TransistorN

TransistorP

SD G SD G Ga0 bloquant passant Ga1 passant bloquant

Unvraimodeledetransistorpourlasimulation

parametres,source:www.mosis.org): .MODEL

CMOSNNMOS(LEVEL=49

+VERSION=3.1TNOM=27TOX=4E 9 +XJ=1E

7NCH=2.3549E17VTH0=0.3618568

+K1=0.5821674K2=2.962352E

3K3=1E

3 +K3B=3.1746246W0=1E

7NLX=1.784411E

7

1.445098E

9UB=2.280431E

18 +UC=5.132975E

11VSAT=1.002296E5A0=1.9572227

+AGS=0.4279783B0=1.291312E

8B1=6.025607E

7 +KETA=

0.0112723A1=3.225587E

4A2=0.8886833

+RDSW=105PRWG=0.5PRWB= 0.2 +WR=1WINT=0LINT=1.345391E 8 +XL=0XW= 1E 8DWG=

1.012269E

8 +DWB=8.38965E

9VOFF=

0.090305NFACTOR=2.2452365

+CIT=0CDSC=2.4E

4CDSCD=0

+CDSCB=0ETA0=3.37666E

3ETAB=1.141951E

5

3PDIBLCB=

0.1DROUT=0.7552449

+PSCBE1=4.184752E10PSCBE2=2.410517E

9PVAG=0.0261218

+DELTA=0.01RSH=6.7MOBMOD=1+PRT=0UTE=

1.5KT1=

0.11 +KT1L=0KT2=0.022UA1=4.31E 9 +UB1= 7.61E

18UC1=

5.6E

11AT=3.3E4

10CGSO=7.51E

10CGBO=1E

12 +CJ=9.520232E

4PB=0.8MJ=0.3763097

+CJSW=2.543816E

10PBSW=0.8MJSW=0.1472251

+CJSWG=3.3E

10PBSWG=0.8MJSWG=0.1472251

+CF=0PVTH0=

6.376792E

4PRDSW=

0.5939392

+PK2=1.01238E

3WKETA=4.251478E

3LKETA=

7.831209E

3 +PU0=8.6592416PUA=5.50172E

12PUB=0

+PVSAT=1.405109E3PETA0=1.003159E

4PKETA=1.134176E

3

Valeurslogiques

Le zero V SS ou Le un V DD ou enpresencedebruitmodere!etat= plage detensions: V SS V DD entrées 10 sorties P2P1

1 2 3 4 5

0.1 0.2 0.3 0.4 0.5 0.6 0.7

Tension d'alimentation (VDD)

Technologie (mm)1990

1993
1995
1997
1999
2002
2005
2008

Problemedetransmissiondecertainesvaleurs

menttouteslesvaleurs:

0 parfait

1 0 00

0 dégradé

Transistor N :

Transistor P :

1 1 0 1

1 parfait1 dégradé

PorteslogiquesCMOS

CMOS (comple- 0 1

G = 1G = 0

10 1

G = 0G = 1

01 0 entréessortie

Réseau deRéseau de

Transistors P

Transistors N

SDG P SDG N

Inverseur

ES EP N 111
000 schéma :fonctionnement : S 0110

PorteNAND(non{et)

A BS A B S 0 0 1 0 1 1 1 0 1 1 1 0 SBA A B A BAB A BA+B AA

Chargeetdechargedesnudsducircuit

grilles routage parasiteporte

Solutionspourfairedescircuitsrapides:

fairedespetitscircuits(petitescapacites)

Sortance

dependdesachargeensortie.La sortance fan- out )donneuneindicationdecettecharge.On lamesurecommelenombred'entreesdeportes d'uninverseurdebaseengeneral).

FO = 4

0

0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8

1 2 3 4 5 6 7 8 9 10

Délai [ns]

FO

INV X1 (M)INV X1 (D)INV X4 (M)INV X4 (D)

0

0.2 0.4 0.6 0.8

1 1 2 3 4 5 6 7 8 9 10

Délai [ns]

FO NAND2 (M)NAND2 (D)NAND3 (M)NAND3 (D)NAND4 (D)NAND4 (M)

Regenerationdusignalparbuer

BUF X1W

L 4.75 1 2.75 1 4.75 1 2.75 1 A

BUF X4

4.75 1 2.75 111
19 A 11

OUTOUT

caracteristique BUFX1 BUFX4 taille(hl)[] 5325
5350
capaciteA[fF] 5.89 5.89 T 0!1

11+439C

out

17+132C

out T 1!0

12+318C

out

21+137C

out

Dimensionnerdestransistors

etd'unfacteurgeometrique: =CW L et3environ).

Dimensionneruninverseur:

N P =1(T 0!1 T 1!0

Lminimal

W=f(FO)

b N b P b b N P b b N P 001 1 = 10= 1 W N W P = 1 = 0.1

Maisleschosesnesontpassimples...

capacites... problemededimensionnerlestransistors.

Generalites

quirespectedescontraintesdevitesse: structureenportesI nombred'etages I typedeportes(reecritureslogiques) tailledestransistors

Parametresquiin

uencentlavitessed'uneporte: chargeensortie structuredelaporteelle-m^emeI I capacitesparasites

Partie2

Lamethodedulogicaleortpouruneporte

Unitesdemesurearbitraires

d=d abs 1 ou destledelaiarbitraire[nombresansunite] d abs estledelaiabsolu[s] estledelaiunitaire[s] inverseur inv parasite.

Exemple:

inv =50pspourunetechnologie0:6m.

Delaid'uneported

d=f+p ou festledelaid^ual' eort delaporte(ouetage) pestledelai parasite (independantdelatailledeporte) avec f=gh ou gestl' eortlogique hestl' eortelectrique delaporte(dependantquedeschargesenentree etensortie) ensortiepourchargerlacapacitedesortie.

Eortlogiqueg

entree). nombred'entrees portes 1 2 3 4 5 n INV 1 NAND 4=3 5=3 6=3quotesdbs_dbs19.pdfusesText_25