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telle que le circuit fonctionne normalement A quand V=l et que toutes les sorties Yi = 1 quand V=0? Exercice 2 : (05 points) Soit la description VHDL suivante :

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UNIVERSITE DJILLALI LIABES DE SIDI BEL ABBES

FACULTE DE GENIE ELECTRIQUE

Département des Télécommunications

Master Académique / Semestre 1 : Systèmes des télécommunications

Matière : Circuits programmables FPGA

Année universitaire 2017- 2018

EMD semestriel

Exercice 1 : (04 points)

On souhaite faire la synthèse d'un décodeur 3 vers 8 avec les sorties actives au niveau bas.

1. Etablir la table de vérité du circuit.

2. Donner une implantation avec des portes

NAND. C

3. Comment faut-il modifier le schéma pour

ajouter au montage une entrée de validation V telle que le circuit fonctionne normalement A quand V=l et que toutes les sorties Yi = 1 quand V=0?

Exercice 2 : (05 points)

Soit la description VHDL suivante :

entity exol is port( xl, x2, x3, sel: in stdjogic; y: out stdjogic); end entity exol;

Décodeur

3 vers 8

D-»- Yo

O*- Y3

Y5 Y6 Y7 architecture arch of exol is signal a, b, c, d, e, f: stdjogic; begin a <= xl xor x3; b <= xl and x3; c <= x2 and a; d <= b or c; e <= xl xor x2; f <=x3xore;

P : process (d, f, set)

begin if sel='0J then y<=d; else y<=f; end if; end process ; end arch;

1. Tracez à partir d'éléments de base le schéma correspondant.

2. Le processus P est-il combinatoire ou séquentiel ? Justifiez.

3. Quel est selon vous la fonction de ce circuit ?

Exercice 3 : (05 points)

Ecrivez une description en VHDL à partir du circuit suivant SEL C1X OUT

Exercice n°4 : (06 points)

On souhaite écrire une description en VHDL décrivant le fonctionnement d'un comparateur non signé sur 4 bits entre deux nombre A et B comme le montre la figure suivante : B comparateur4 bit SUP INF EGAL

1. Donnez sa table de vérité.

2. Ecrivez la description, en VHDL, correspondante en utilisant l'instruction

conditionnelle " if».

3. Donnez le circuit correspondant.

BON COURAGE

212

UNIVERSITE DJILLALI LIABES DE SIDI BEL ABBES

FACULTE

DE GENIE ELECTRIQUE

Département des Télécommunications

Master Académique / Semestre 1 : Systèmes des télécommunications

Matière : Circuits programmables FPGA

Année universitaire 2017- 2018

Exercice 1

1.

Corrigé de la matière ST14

Décimal

0 i 2 3 4 5 6 7 C 0 0 0 011 11 B 0 01 1 0 01 1 A 0 1 0 1 0 1 01 Yo 0 1 I 1 1 1 1 1 Y! 1 0 1 1 1 1 1 Y2 l 1 0 1 1 I 1 1 Y3 1 1 1 0 1 1 1 1 Y4i i i i 0i ii Y51 1 1ii 0ii

Y61iiii

i 01 Y? 1 1 1 1 1 1 1 0 2. 3. ^F H iv Ii P-vJ xi 3 c J\ij r L v' ~~-x vt> Yt ^-S >\t*> v 3 ~^x \ft> vi_/-*,*X "~X Vla Y,>^--x> vY&*> ,,Yi' vY vY

Exercice 2

1. SEL

2. Le processus P est-il combinatoire car il n'est pas par une horloge et ne contient pas des

bascules.

3. Additionneur complet 1 bit :

Y= f= X1©X2®X3 si sel=l

Y=d=(X10X3).X2 + Xl.X3 si sel=0

Exercices

Library ieee ;

Use ieee.stdjogic_1164.all ;

Entity exercice2 is

port( A, B, SEL,CLK : in stdjogic;

Out: out stdjogic);

End exercice2;

Architecture

desc of exercice2 is

Signal S1,S2,S3 stdjogic;

begin

Sl<=AxorB;

S2<= A and B;

process(SEL) begin ifSEL='0'then

S3<=S1;

else

S3<=S2;

end if; end process; SEL CLK OUT process(CLK,S3) begin if (CLK'event and CLK=1 ) then

Out<=S3;

end if; end process; end desc;

Entrées

A3,B3 A3>B3 A3B2 A2Bl AlAO, BO X X X X X X

Ao>BoAO

Sorties

A_SUP_B

1 0 1 0 1 01 0 0

A_INF_B

0 1 0 1 0 1 0 1 0

A.EGALJB

0 0 0 0 0 0 0 0 1 2. iibrarylEEE; use IEEE.STD_LOGIC_1164.all; entity comparator^bit is portf a : in STD_LOGIC_VECTOR(3 downto 0); b : in STD_LOGIC_VECTOR(3 downto 0);

égal : out STD_IOGIC;

sup : out STD_LOGIC; inf : out STD_LOGIC ); end comparator_4bit; architecture comparator_4bit_arc of comparator_4bit is begin comparator : process (a,b) is begin if(a=b)then egal<='î'; sup <= '0'; inf<= '0'; elsif (aégal <= '0'

0< 0.-Q v V H P à