Examen final – INF2500 Architecture des ordinateurs Automne
horloge du processeur sur le RAS et 6 périodes horloge du processeur sur le CAS. L'ordinateur sera utilisé principalement dans des applications où l'accès à
ARCHITECTURE DES ORDINATEURS Corrigé Examen Décembre
MICROARCHITECTURES ET TEMPS D'EXECUTION DE PROGRAMMES. La figure 1 donne le chemin de donnée d'un processeur NON pipeliné (jeu d'instructions ARM). CP.
ARCHITECTURE DES ORDINATEURS Corrigé EXAMEN
Soit le processeur DLX. Tous les registres ont 32 bits. Page 2. IFIPS-3. 2004-2005. 2. Le processeur a 32 registres entiers de R0 à R31. Le registre R0 est
Examen – Architecture des ordinateurs
processeur pipeliné à 4 étages possédant une structure de cache/bus permettant l'accès parallèle aux instructions et aux données (comme on l'a vu en cours).
Architecture des ordinateurs Corrigé de lexamen
Vos réponses aux questions de cours pourront comporter des exemples. 1.1 Pipeline. Expliquez en moins d'une page
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Licence d'Informatique (L313). 3/8. On suppose que le processeur utilisé a un cache données de 64 Ko avec des lignes de 64 octets. Le cache utilise la
ARCHITECTURE DES ORDINATEURS Corrigé Examen Décembre
Le processeur a des registres de 32 bits et des adresses de 32 bits. Le cache est à réécriture (write back) et allocation d'écriture (il y a des défauts de
ARCHITECTURE DES ORDINATEURS Correction Examen Janvier
PARTIE 3 : CACHES. On considère que le processeur décrit en annexe a un cache donnée de 8 Ko avec des blocs. (lignes) de 16 octets.
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vues pendant ses cours de l'Architecture de l'Ordinateur. Logiciels de Bureautique et Quels sont liens physiques entre le processeur et la mémoire ?
ARCHITECTURE DES ORDINATEURS Correction Examen Janvier
PARTIE 3 : CACHES. On considère que le processeur décrit en annexe a un cache donnée de 8 Ko avec des blocs. (lignes) de 16 octets.
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13 févr. 2022 3- Un processeur à 1000 MHz a été utilisé pour exécuter un programme de ... Corrigé Examen –Architecture des ordinateurs (du 13 /02 / 2022).
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ARCHITECTURE DES ORDINATEURS Corrigé Examen Décembre
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ARCHITECTURE DES ORDINATEURS Examen Décembre 2005
ARCHITECTURE DES ORDINATEURS. Examen Décembre 2005 (CORRIGÉ) Soient les processeurs non pipelinés (figure 1) et pipelinés (figure 2).
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Examen – Architecture des ordinateurs Questions de cours (55 pts) ... Les instructions exécutées sur un processeur peuvent être classées en trois ...
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Expliquer en quelques lignes le principe de pipelining. 2. On suppose que l'on dispose d'un processeur pipeliné à 5 étages dont le temps de cycle est de. 0.4ns
ARCHITECTURE DES ORDINATEURS Examen Décembre 2006
MICROARCHITECTURES ET TEMPS D'EXECUTION DE PROGRAMMES. La figure 1 donne le chemin de donnée d'un processeur NON pipeliné (jeu d'instructions ARM). CP.
Cours: architecture des ordinateurs
Examen final – INF2500 Architecture des ordinateurs Automne 2001 – Toute documentation et la calculatrice sont permises Écrire vos résultats de façon claire et précise Pour les questions à développement montrer les calculs les réponses seules ne sont pas suffisantes Question 1 – (3 points)
Examen – Architecture des ordinateurs - University of Paris
Examen – Architecture des ordinateurs Mardi 15 mai 2012 - durée 2h Les documents de cours et de TD/TP sont interdits Seule est autorisée une feuille A4 de notes personelles approuvée par les suveillants du partiel Cette feuille devra être rendue avec la copie Les ordinateurs calculatrices ainsi que les téléphones sont interdits
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Examen Final L2 (Architecture des ordinateurs) Durée 1h00 Le 22/01/2021 Bon courage Corrigé de l’examen Architecture des ordinateurs Exercice 1 (6 points) Soit K bits la taille du registre d’adresses (RA) et N bits la taille d’un mot mémoire 1 Exprimer la capacité de la mémoire centrale en octets et en mots
ARCHITECTURE DES ORDINATEURS Corrigé Examen Décembre 2011 3H
ARCHITECTURE DES ORDINATEURS Corrigé Examen Décembre 2011 3H – Tous documents autorisés Les questions sont indépendantes On utilise le jeu d’instructions ARM PROGRAMMATION ASSEMBLEUR PREMIERE PARTIE Soit le code C int a b; short c; unsigned char d; // Les adresses de a b c d sont initialement // dans R1 R2 R3 R4 a= (int) c;
Quels sont les cours d’architecture des ordinateurs?
Architecture des Ordinateurs Cours : Architecture des ordinateurs Support destiné aux étudiants de L1, L2 en Informatique. Dr. Soraya TIGHIDET Enseignante au Département d’Informatique Faculté des Sciences Exactes Université Abderrahmane Mira de Bejaia Avant-propos
Comment fonctionnent les processeurs sur les ordinateurs modernes ?
Voici quelques explications de fonctionnement des processeurs sur les ordinateurs modernes. Les processeurs fonctionnement à une certaine cadence et fréquences de l’horloge (en GHz). La technologie a atteint ses limites en terme de vitesse à cause des surchauffes provoquées lors des calcules.
Quelle est l’architecture d’un processeur ?
Enfin à ne pas confondre avec les architectures : amd64: pour les PC avec des processeurs Intel et AMD 64-bits i386: à destination des PC avec des processeur Intel et AMD 32-bits Pour comprendre l’architecture du processeur, lire : x64, x32, AMD64, i386, ARM64, i686 : les différences Télécharger les ISO Debian (Linux)
Qu'est-ce que l'architecture externe d'un processeur ?
Leur nombre dépasse les quelques Mo 2 à 3 sur la dernière génération de processeur en cache de niveau 2 et 3 Une architecture externe de processeur définit un ensemble de registres, dits architecturaux, qui sont accessibles par son jeu d'instructions. Ils constituent l'état externe (architectural) du processeur.
2èmeAnnée LMD - S3
Examen - Architecture des ordinateurs
(Durée 1h30mn)Le 02 /02 / 2020
Questions de cours (5,5 pts)
1.Enumérer brièvement les différentes politiques de remplacement possibles lors d'un défaut de cache.
Quelle est la plus utilisée en pratique et quelle est la plus facile à implémenter ?2.Actuellement l'architecture des microprocesseurs se composent de deux grandes familles :
L'architecture CISC (Complex Instruction Set Computer) L'architecture RISC (Reduced Instruction Set Computer) Citer quatre (4) différences entre l'architecture CISC et l'architecture RISC.3.Expliquer brièvement le principe de la mémoire cache.
Exercice 1 : (5 points)
Soit une machine dotée d'une mémoire centrale de 1024 K mot de 32 bits.1-Combien de bits, d'octets, de Kilo octets et de Méga octets contient cette mémoire
2-Combien de valeur différente peut prendre un mot de cette mémoire ?
3-Déterminer la plage d'adressage de cette mémoire (en hexadécimale/ base 16)
4-On veut stocker sur cette mémoire des nombres réels où chaque nombre est représenté sur 64 bits.
Calculer l'adresse du 9èmenombre sachant que le premier est stocké à l'adresse FF(16) .Exercice 2 : (5.5 points)
L'ordinateur dont il est question ici possède une architecture dont les instructions machines possèdent un
seul opérande (machine à une adresse)et dont le mode d'adressage estimmédiat. Les mnémoniques à
considérer, pour les instructions arithmétiques, sont ADD- SUB- MUL et DIV, et pour les instructions de
manipulation de données LOAD et STORE.1-Expliquer l'étape de recherche de l'opérande et d'exécution de l'instruction suivante : 5 SUB 22.
(Phase 2 des étapes d'exécution de l'instruction)2-Donner le code nécessaire pour évaluer l'expression : Z= (A+B/C)*(D+E) en utilisant le minimum
d'instruction possible.3-En supposant que l'architecture de la machine està pile, donner le code pour évaluer la même
expression et ce en utilisant le minimum d'instruction possible.Exercice 3 : (4 points)
Les instructions exécutées sur un processeur peuvent être classées en trois catégories selon le nombre de
cycles d'horloge (CCi) nécessaires pour leur exécution.Catégorie Nombre de cycles d'horloge CCi
A1 B2 C3Deux compilateurs différents génèrent, pour un même programme, les mélanges d'instructions suivantes
Ce nombre d'instructions pour chaque catégorie est indiqué dans le tableau suivant : Compilateur CatégorieACatégorie BCatégorie C1-En supposant que la fréquence d'horloge du processeur est de 500 MHz, donner la valeur du CPI pour
chaque cas.2-Lequel des deux mélanges va s'exécuter le plus rapidement?
3-Quelle est la performance en MIPS (Millions d'Instructions Par Seconde) dans les deux cas?
Bon courage
Corrigé Examen -Architecture des ordinateurs
(du02 /02 / 2020)Questions de cours (5,5 pts)
1.Réponse 1 :(2,5 points (0.5*4 + 0.25*2))
Si le cache est plein et que le processeur a besoin d'un bloc qui n'est pas dans le cache, il faut remplacer un des
blocs du cache. Diverses stratégies sont employées, principalement : -choisir un bloc candidat de manière aléatoire -choisir le plus ancien bloc du cache (FIFO, First In First Out) -choisir le bloc le moins récemment utilisé (LRU Least Recently Used) -choisir le bloc le moins fréquemment utilisé (LFU Least Frequently Used)Les stratégies concernant l'utilisation (LFU, LRU) sont les plus efficaces (vient ensuite la stratégie aléatoire). Les
stratégies aléatoires et FIFO sont plus faciles à implanter.2.Réponse 2 :La différence entre les architectures CISC et RISC :(2 points (0.25*8))
Architecture RISCArchitecture CISC
instructions simples ne prenant qu'un seul cycle instructions complexes prenant plusieurs cycles instructions au format fixeinstructions au format variable décodeur simple (câblé)décodeur complexe (microcode) beaucoup de registrespeu de registres seules les instructions LOAD et STORE ont accès à la mémoire toutes les instructions sont susceptibles d'accéder à la mémoire peu de modes d'adressagebeaucoup de modes d'adressage compilateur complexecompilateur simple3.Réponse 3 :Explication du principe de la mémoire cache :(1 point (0.5*2))
Le principe de cache est très simple :
a.Soit la donnée ou l'instruction requise est présente dans le cache et elle est alors envoyée
directement au microprocesseur. On parle de succès de cache. (a)b.Soit la donnée ou l'instruction n'est pas dans le cache, et le contrôleur de cache envoie alors une
requête à la mémoire principale. Une fois l'information récupérée, il la renvoie au
microprocesseur tout en la stockant dans le cache. On parle de défaut de cache. (b)Exercice 1 : (5 points)
Soit une machine dotée d'une mémoire centrale de 1024 K mot de 32 bits.1-Combine de bits, d'octets, de Kilo octets et de Méga octets contient cette mémoire(1.5 point)
Capacité (bits)= Nombre de mots * taille du mot =1024 K * 32=210* 210* 25= 225bits (0.75) Cap(octs)=225/ 23= 222octs(0.25)||Cap(Kocts)= 222/ 210= 212octs(0.25)||Cap(Mocts)= 212/ 210= 22Mocts(0.25)
2-Combien de valeur différente peut prendre un mot de cette mémoire ?(0.5 point)
232valeurs
3-Déterminer la plage d'adressage de cette mémoire (en hexadécimale/ base 16)(1.5 point)
Nombre de mots = 2nombre de lignes d'adresses= 1024K = 210*210= 220nombre de lignes d'adresse =20 (0.5pt) adresse minimale ( 0000000000.. ) sur 20 bits =00000(16)(0.5) et adresse maximale (220-1 )= 1111111 ....1111 sur 20 bits= FFFFF(16) (0.5 pt)4-On veut stocker sur cette mémoire des nombres réels et chaque nombre est représenté sur 64 bits.
Calculer l'adresse du 9èmenombre sachant que le premier est stocké à l'adresse FF(16)(1.5 point)
Rep : chaque nombre dans la mémoire prend 2 mots mémoire (taille du nombre réel / taille du mot =
64/32 =2 mot)
@nèmenombre= @1ernombre + (nombre de mots de chaque nombre) * (n-1) @1ernombre= FF(16)= (15*16 + 15)(10)= 255(10) @9èmenombre=@1ernombre +(8 x2) =255(10)+ 16(10)= 271(10)=10F(16)Exercice 2 : (5.5 points)
L'ordinateur dont il est question ici possède une architecture dont les instruction machines possèdent un
seul opérande (machine a une adresse)dans le mode d'adressage estimmédiat. Les mnémoniques à
considérer, pour les instructions arithmétiques, sont ADD- SUB- MUL et DIV, et pour les instructions de
manipulation de données LOAD et STORE.1-Expliquer l'étape de recherche de l'opérande et d'exécution de l'instruction suivante : 5 SUB
22.(Phase 2 des étapes d'exécution de l'instruction)(1 pt)
Phase 2: Traitement de l'instruction (soustraction du contenu de l'accumulateur avec la valeur) - Transfert de l'opérande (valeur contenue dans le RI) dans l'UAL c'est-à-direUAL(RI).ADR ou UAL(ADOP)(0.5)
- Commande de l'exécution de l'opération (soustraction) : ACC(ACC)+ Valeur(0.5)2-Donner le code nécessaire pour évaluer l'expression : Z= (A+B/C)*(D+E) en utilisant le moins
d'instruction possible.(2 points(8*0.25))LOAD B; [Acc]B
DIV C;[Acc]B/C
ADD A;[Acc]B/C+A
STORE Z; [Z]A+B/C
LOAD D; [Acc]D
ADD E;[Acc]D+E
MUL Z;[Acc](D+E)*(A+B/C)
STORE Z; [Z](D+E)*( A+B/C)
3-En supposant que l'architecture de la machine està pile, donner le code pour évaluer la même
expression en utilisant le minimum d'instruction possible.(2.5 points(10*0.25))PUSH A;Pile ={A}
PUSH B; Pile ={A; B}
PUSH C; Pile ={A; B; C}
DIV;Pile ={A; B/C}
ADD;Pile ={A+(B/C)}
PUSH D; Pile ={A+(B/C); D}
PUSH E; Pile ={A+(B/C); D; E}
ADD;Pile ={A+(B/C); D+E}
MUL;Pile ={(A+(B/C))*( D+E)}
POP Z;Pile ={ } et [Z]( A+B/C)*(D+E)
Exercice 3 : (4 points)
R1.Calcul du CPI :
ࡵ.........(0.50 pt)R2.Pour donner le mélange qui va s'exécuter plus rapidement, nous devons tout d'abord calculer le
temps du cycle horloge pour chaque compilateur.F= 500Mhz : 500 * 106op1 seconde
1 opT cycle
T cycle= 1/ 500 * 106= 2 * 10-9secondes.....................(0.25pt) TX= (5*1*2*10-9) + (1*2*2*10-9) + (1*3*2*10-9) = 20. 10-9secondes.........(0.50 pt) Ty= (10*1*2*10-9) + (1*2*2*10-9) + (1*3*2*10-9) = 30. 10-9secondes.........(0.50 pt)C'est le mélange généré par le compilateur X qui va être exécuté plus rapidement....(0.25pt)
R3. La performance en MIPS (Millions d'Instructions Par Seconde) dans les deux cas. Cas du compilateur X :7.000.000.000 instructions20* 10-9secondesPerX1 seconde
PerfX= 7*103/20*10-9= 350 MIPS. .....(0.75 pt)
Cas du compilateur Y :12.000.000.000 instructions30* 10-9secondesPerY1 seconde
PerfY= 12*103/30*10-9= 400 MIPS.....(0.75 pt)
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