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EXERCICE II : Portes logiques (9pts) Dans cet exercice le « 1 » logique correspond à VDD et le « 0 » logique à 0 V (i e la masse) Une

  • Comment comprendre les portes logiques ?

    La porte OR (OU) tire son nom du fait qu'elle se comporte comme l'opérateur logique inclusif OR (OU). La sortie a pour valeur « vrai » lorsqu'une entrée ou lorsque les deux entrées ont pour valeur « vrai ». Si les deux entrées ont pour valeur « faux », la sortie a pour valeur « faux ».
  • Quelles sont les différentes portes logiques ?

    Les portes logiques deux entrées

    La porte logique AND (et) la porte logique AND, ou ET en Fran?is, porte bien sont nom car elle vas générer un '1' en sortie si et seulement si les deux bits en entrées sont égaux à '1'. La porte logique OR (ou) La porte logique XOR (ou exclusif) La porte logique NOR (non ou)
  • OU exclusif 2 entrées ?

    La fonction "OU Exclusif" est en principe d'une fonction de deux variables : S = A ? B La sortie est à 1 si une seule des deux entrées vaut 1, d'où son appellation « Ou exclusif ».
  • Cet opérateur est très utilisé en électronique, en informatique, et aussi en cryptographie du fait de ses propriétés intéressantes. Son symbole est traditionnellement un signe plus dans un cercle : « ? ».
1

Nom : Prénom : Groupe :

ECOLE POLYTECHNIQUE UNIVERSITAIRE DE NICE SOPHIA-ANTIPOLIS

Cycle Initial Polytech

Première Année

Année scolaire 2013/2014

DS électronique

analogique No4 Note / 20 Mardi 13 Juin 2014 CORRECTION Durée : 1h30

‰ Cours et documents non autorisés.

‰ Calculatrice de type collège autorisée

‰ Vous répondrez directement sur cette feuille. ‰ 7RXP pŃOMQJH HQPUH pPXGLMQPV JRPPH VP\OR UpSRQVHV" HVP LQPHUGLP

‰ Vous devez :

indiquer votre nom et votre prénom. éteindre votre téléphone portable ( 1 point par sonnerie).

RAPPELS :

HPSpGMQŃH G·XQH ŃMSMŃLPp F : 1/(jC) [] HPSpGMQŃH G·XQH bobine L : jL []

Quadripôle :

matrice impédance 2 1 2221
1211
2 1 I I.ZZ ZZ V V

2221212

2121111

I.ZI.ZV

I.ZI.ZV

Quadripôle :

matrice admittance 2 1 2221
1211
2 1 V V.YY YY I I

2221212

2121111

V.YV.YI

V.YV.YI

émetteur

collecteur baseP N+ N VBE VCE IC IE IB

Transistor NPN

ibic vCE.ibRSvBE BC E ibic vCE.ibRSvBE BBCC EE Schéma électrique équivalent du transistor bipolaire NPN en régime de petit signal sans hoe 2

EXERCICE I : Quadripôles (6 pts)

I.1. Par la méthode de votre choix,

déterminer les paramètres impédances de ce quadripôle : I1 V1V2R I2 RR I1 V1V2R I2 RR (0.25 pt) Z11 = 2R (0.25 pt) Z12 = R (0.25 pt) Z21 = R (0.25 pt) Z22 = 2R

I.2. Par la méthode de votre choix,

déterminer les paramètres admittances de ce quadripôle : I1 V1V2 I2 L R C I1 V1V2 I2 L R C (0.25 pt) Y11 = jC+1/R (0.25 pt) Y12 = 1/R (0.25 pt) Y21 = 1/R (0.25 pt) Y22 = 1/R+1/jL

IV.3. Par la méthode de votre choix,

déterminer les paramètres admittances de ce quadripôle : iB .iB hie I1 V1V2 I2 1/hoe RE

Y11 = 1/RE + (1 + )/hie + hoe

Y12 = hoe

Y21 = /hie hoe

Y22 = hoe

I.5. Par la méthode de votre choix, déterminer 2 des

4 paramètres impédances de ce quadripôle :

RR RR R RR RR I1I2 V1V2 R (0.5 pt) Z11 = 7R/2 (0.5 pt) Z12 = R 1 1 1 2 3

I.6. Par la méthode de votre choix,

déterminer les paramètres impédances de ce quadripôle : I1 V1V2 I2 R RR R (0.25 pt) Z11 = (0.25 pt) Z12 = (0.25 pt) Z21 = (0.25 pt) Z22 =

EXERCICE II : Portes logiques (9pts)

Dans cet exercice, le " 1 » logique correspond à VDD et le " 0 » logique à 0 V (i.e. la masse). Une

tension proche de VDD sera considérée comme un " 1 » et une tension proche de 0 V comme un

" 0 ». Les diodes ont une résistance RS = 0 et une tension de seuil VS. Pour les transistors, il y a

aussi la tension de saturation VCEsat = 0. Les tensions de seuil des transistors et des diodes sont identiques. Pour des circuits logiques, les transistors fonctionnent en régimes bloqué et saturé. II.1. Soit la porte logique ci-dessous en technologie DL (Diode Logic). Compléter la table de vérité ci-contre. R1 D1 D2 VDD A B S A B S 0 0 0 0 1 0 1 0 0 1 1 1 1 0.5 4 II.2. Soit la porte logique ci-dessous en technologie DL (Diode Logic). Compléter la table de vérité ci-contre. R1 D1 D2 VDD A BS A B S 0 0 0 0 1 1 1 0 1 1 1 1 II.3. Soit la porte logique ci-dessous en technologie RTL (Resistor Transistor Logic). Compléter la table de vérité ci- contre. VDD S R1 A R2 B T1T2 A B S 0 0 1 0 1 0 1 0 0 1 1 0 0.5 1 5 II.4. Soit la porte logique ci-dessous en technologie RTL (Resistor Transistor Logic). Compléter la table de vérité ci- contre. R2 R1 VDD S R4 R3 VDD A B A B S 0 0 1 0 1 0 1 0 0 1 1 0 II.5. Soit la porte logique ci-dessous en technologie RTL (Resistor Transistor Logic). Compléter la table de vérité ci- contre. VDD S R1 AT1 R2 BT2 A B S 0 0 1 0 1 1 1 0 1 1 1 0 1 1 2 6 II.6. Soit la porte logique ci-dessous en technologie DTL (Diode Transistor Logic). Compléter la table de vérité ci- contre. R2R1 D1 D2 D3 VDD A B S A B S 0 0 1 0 1 1 1 0 1 1 1 0 II.7. Soit la porte logique ci-dessous en technologie TTL (Transistor Transistor Logic). Les diodes D1, D2 et D3 correspondent en fait à un transistor avec 2 émetteurs.

Compléter la table de vérité ci-contre.

R2R1 D1 D2 D3 VDD A BS R4 R3 D4 T1 T2 T3 A B S 0 0 1 0 1 1 1 0 1 1 1 0 1 2 7 II.8. Soit la porte logique ci-dessous en technologie TTL

7UMQVLVPRU 7UMQVLVPRU IRJLŃB FRPPH SRXU O·H[HUŃLŃH HHB7 OH

transistor T1 fonctionnent comme 2 diodes, idem pour le transistor T4. Compléter la table de vérité ci-contre. VDD R1 A R2 B R3 S

T1T2T3T4

A B S 0 0 1 0 1 0 1 0 0 1 1 0 EXERCICE III : Petit amplificateur en classe A (5 pts)

Soit le petit amplificateur en classe A

de la figure III.1. Les transistors ont un gain en courant , une tension de saturation VCEsat MLQVL TX·XQH résistance RS et une tension VS pour la diode base-émetteur. hoe sera négligée.

On rappelle que le HP est constitué

G·XQH NRNLQH HP G·XQ aimant fixé à une membrane. D1 VDD RG VG EG RC HP T1 T2 VCE2

Figure III.1

III.1. Quel est le rôle de D1 ?

A Faire jolie

B X GLVVLSHU O·pQHUJLH HPPMJMVLQpH GMQV OH +3 TXMQG 72 est bloqué C GLVVLSHU O·pQHUJLH GX JpQpUMPHXU (G dans le générateur VDD

D GLVVLSHU O·pQHUJLH GH 71 dans T2

III.2. Dans quel régime se trouvent les transistors pour pouvoir amplifier le signal EG(t) ?

A. Bloqué B. X Linéaire C. Saturé

0.5 2 0.5 8

III.3. En vous aidant de OM PpPORGH GHV ŃUM\RQV GH ŃRXOHXU HP OM PpPORGH GH O·LQGH[ GRQQHU OH

schéma petit signal du circuit de la figure (III.1). La diode D1 étant forcement bloquée, il ne

faut pas la prendre en compte. Le HP sera considéré comme une résistance RHP. RG .ib1RS

RC+ RHP

ib1 egVce2 B1C1

Masse/VDD/E2

RS

E1.ib2

ib2B2 C2 III.4. GpPHUPLQHU O·H[SUHVVLRQ GX JMLQ HQ PHQVLRQ que vous simplifierez en considérant >> 1 AV = g 2ce e v

1bS1bSG

1bHPC

1bS1bSG

2b1bHPC

i.1Ri.RR i.2.RR. i.1Ri.RR ii.RR. EE E E SG HPC2 RR RR E 2.5 2quotesdbs_dbs13.pdfusesText_19
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