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et, pour certains types de registres, d'effectuer des translations ou Exemple de réalisation de la cellule de base d'un registre universel D CK Q bascule i 1 1

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Logique séquentielle œ Registres à décalage œ Cours œ Prof Un registre permet la mémorisationde n bits Un registre à décalage universel serait

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D'autre part, certains registres peuvent être capables de décaler à gauche et à droite Un registre à décalage universel serait donc constitué des entrées,

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Un registre est constitué d'une association en série de bascules synchrones L' horloge Un registre à décalage universel serait donc constitué des entrées, 

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Cours 5 : Bascules, Registres, Compteurs, Mémoires •Circuit asynchrone Registre sur front descendant R T S Q Q R 4 Registre universel QD H QD H

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Registre universel Symbole du registre Exercices 1er exercice: A l'aide de registres et de tous autres circuits séquentiels ou combinatoires réaliser le circuit

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Un registre dit universel est un registre qui effectue le décalage à droite ou à gauche et un chargement série ou parallèle Ce type de registre dispose d' entrées 

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Registre universel intégré 74 HC 194 CP: Clock Compteurs à registres à décalage • Il s'agit de circuits à Utilisation d'un registre à décalage (ici: de 8 bits,

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Le premier bit entré dans le registre sera le premier bit sortie II – 4 – Le registre universel Ce registre regroupe dans un seul circuit les differents types 

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Il existe plusieurs types de registres : – Registre à entrées parallèles et sorties parallèles (Registre à chargement parallèle ) – Registre à entrée série et sortie  

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EFREI - 2012 / 2013 -Systèmes Numériques1Systèmes Numériques

Les registres - applications

Jean Provost

Télécom Paris Tech (ENST), Supélec (ESE), EFREI

Conception de Circuits Intégrés

EFREI - 2012 / 2013 -Systèmes Numériques2Registre universel intégré

74 HC 194

CP: Clock Pulse

MR: Master Reset

La sortie série sur décalage à droite se fait sur Q 3. La sortie série sur décalage à gauche se fait sur Q 0. EFREI - 2012 / 2013 -Systèmes Numériques3Compteurs à registres à décalage •Il s"agit de circuits à décalage rebouclés, •Il y a ainsi production de séquences d"états spécifiques,

•Certains seront étudiés dans la leçon" Les compteurs »EFREI - 2012 / 2013 -Systèmes Numériques4Retard logique

- Utilisation d"un registre à décalage (ici: de 8 bits, donc 8 bascules) à entrée et sortie de données série, - D"une horloge (ici: f

H= 1MHz, TH= 1μs),

- Les données entrantes sont retardées de n·T H, avec n le n°de la sortie. Exemple ici: Q

3et Q7.D

0Q0 _ Q 0CLK 0D 1Q1 _ Q 1CLK 1D 2Q2 _ Q 2CLK 2D 3Q3 _ Q 3CLK 3D 4Q4 _ Q

4CLK4D

5Q5 _ Q

5CLK5D

6Q6 _ Q

6CLK6D

7Q7 _ Q

7CLK7Q

0Q 1Q 2Q 3Q 4Q 5Q 6Q 7D 0D 1D 2D 3D 4D 5D 6D 7D 8D 9D 0D 1D 2D 3D 4D 5D 6D 0D 1D

212345678910

H E DS Q 3 S DSt t t tH E DSSDS EFREI - 2012 / 2013 -Systèmes Numériques5Universal Asynchronous Receiver Transmitter

UART•Émetteur récepteur asynchrone universel- Ce composant est utilisé pour faire la liaison entre:

• un système à μprocesseur, travaillant sur n bits (n fils en // constituant un bus de données) • et le portou liaison série, travaillant sur 1 bit (1 fil), - Le but est de limiter le nombre de fils de transmission, - L'UART est ainsi un convertisseur de données // en données série et réciproquement.n nSys

μPémi

récRegistre

Émetteur

de DonnéesRegistre

Récepteur

de Donnéesn nhorlogeRegistre à décalage

Convertisseur

// - sérieRegistre à décalage

Convertisseur

série - // Tx

Rx(Sortie

de données série) (Entrée de données série)EFREI - 2012 / 2013 -Systèmes Numériques6...UART (suite) •Définitions- Bus n bits (//) - Trame UART (série) • Données binaires série:D

0àD

n• Bit de parité:P • Bit de départ (start) = 0:sta • Bit de fin (stop) = 1:ston n D 0D 2D 3D n-1D nP sta sto EFREI - 2012 / 2013 -Systèmes Numériques7Convertisseur série // •Soit un registre à décalage de n bits (n bascules), •n bits se présentent sur l"entrée de données série, •Au bout de n impulsions d"horloge ces n bits sont disponibles sur les n sorties //, •Exemple pour 8 bits avec CI: Qi= 0, •Trame de données série:H Q

0Q1Q2Q3Q4Q5Q6Q7

CI 0 0 0 0 0 0 0 0

1 D

70 0 0 0 0 0 0

2 D

6D70 0 0 0 0 0

3 D

5D6D70 0 0 0 0

4 D

4D5D6D70 0 0 0

5 D

3D4D5D6D70 0 0

6 D

2D3D4D5D6D70 0

7 D

1D2D3D4D5D6D70

8 D

0D1D2D3D4D5D6D7D

0D 1D 2D 3D 4D 5D 6D 7t 0D 0Q0 _ Q 0 CLK 0D 1Q1 _ Q 1 CLK 1D 2Q2 _ Q 2 CLK 2D 3Q3 _ Q 3 CLK 3D 4Q4 _ Q 4 CLK 4D 5Q5 _ Q 5 CLK 5D 6Q6 _ Q 6 CLK 6D 7Q7 _ Q 7 CLK 7Q 0Q 1Q 2Q 3Qquotesdbs_dbs19.pdfusesText_25