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et, pour certains types de registres, d'effectuer des translations ou Exemple de réalisation de la cellule de base d'un registre universel D CK Q bascule i 1 1

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Logique séquentielle œ Registres à décalage œ Cours œ Prof Un registre permet la mémorisationde n bits Un registre à décalage universel serait

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D'autre part, certains registres peuvent être capables de décaler à gauche et à droite Un registre à décalage universel serait donc constitué des entrées,

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Un registre est constitué d'une association en série de bascules synchrones L' horloge Un registre à décalage universel serait donc constitué des entrées, 

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Cours 5 : Bascules, Registres, Compteurs, Mémoires •Circuit asynchrone Registre sur front descendant R T S Q Q R 4 Registre universel QD H QD H

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Registre universel Symbole du registre Exercices 1er exercice: A l'aide de registres et de tous autres circuits séquentiels ou combinatoires réaliser le circuit

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Un registre dit universel est un registre qui effectue le décalage à droite ou à gauche et un chargement série ou parallèle Ce type de registre dispose d' entrées 

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Registre universel intégré 74 HC 194 CP: Clock Compteurs à registres à décalage • Il s'agit de circuits à Utilisation d'un registre à décalage (ici: de 8 bits,

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Le premier bit entré dans le registre sera le premier bit sortie II – 4 – Le registre universel Ce registre regroupe dans un seul circuit les differents types 

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Il existe plusieurs types de registres : – Registre à entrées parallèles et sorties parallèles (Registre à chargement parallèle ) – Registre à entrée série et sortie  

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95 Systèmes Logiques Chapitre 15

I Identification de la fonction

Introduction : Tout système numérique a besoin de mémoriser les données sur lesquels il travaille dont le but de différer

leur traitement

Rappel : une donnée logique est constituée

Définition :

II Les registres

Un registre est caractérisé par :

Sa capacité de mémorisation (nombre de bits)

Son mode de lecture (série ou parallèle)

II 1 Le registre à entrée parallèle et à sortie parallèle Ce registre est aussi appelé " registre parallèle / parallèle ». opération. D Q D Q D Q D Q

H H H H

mémorisé est disponible à tout moment sur les sorties Q des bascules. II 2 Le registre à entrée série et à sortie parallèle

Ce registre est aussi appelé " registre série / parallèle ». Le mode série signifie que le mot binaire à mémoriser est appliqué

que le registre soit plein ISET RADES Département : Génie Électrique Niveau L1, semestre 2

15. Les registres

UE :Traitement de Données I ECUE : Systèmes logiques CI : 1.5h/semaine

96 Systèmes Logiques Chapitre 15

D Q D Q D Q D Q

H H H H

Remarques :

™ Chaque

™ A chaque front actif de : un

tel registre est appelé un registre à décalage

™ Pour

entièrement mémorisé II 3 Le registre à entrée série et à sortie série Ce registre est aussi appelé " registre série / série ». D : D Q D Q D Q D Q

H H H H

Remarques : ™ L

™ L 4 impulsions suivantes arrivant sur H

™ Le premier bit entré dans le registre sera le premier bit sortie

II 4 Le registre universel

Ce registre regroupe dans un seul circuit les differents types precedents en permettant les modes de fonctionnement

suivants :

Chargement en série ou en parallèle

Lecture en série ou en parallèle

M E S E0 S0 E1 S1 E2 S2 E3 S3 H

Entrée d'horloge

Choix du mode

Entrée de donnée série

Entrée de donnée parallèle

Sortie de donnée série

Sortie de donnée parallèle

97 Systèmes Logiques Chapitre 15

M Mode de Remarques

fonctionnement

0 Série

et sont sorties du registre bit à bit sur la sortie S

1 Parallèle s E0 à E3.

La donnée mémorisée est disponible à tout moment sur les sorties S0 à S3.

III Les mémoires

de conserver un grand nombre de données numériques. Ces circuits capables de recevoir et de restituer les informations

portent le nom de " mémoire ».

III 1 Structure des circuits mémoire

Dans un circuit mémoire chaque information numérique est mémorisée dans un registre accessible à une adresse.

A0 RAM D0

A1 D1 A2 D2 A3 D3 D4 D5 D6 H D7 R/W CS

Circuit mémoire

Remarques :

Le bus de données :

numériques dans le circuit mémoire. Ces bornes sont bidirectionnelles.

Ce sont des

Bus d'adresse

Bus de donnée

98 Systèmes Logiques Chapitre 15

R / W Sens de circulation des données

1

0 donnée dans la mémoire

CS Etat du boîtier mémoire

1 Le circuit mémoire est validé

0

™ Le bus de données est composé de 8 bits : cela signifie que les mot binaire mémorisé on une taille de 8 bits, ce

circuit mémorise donc des octets.

™ 4=16 registre internes différents

™ La capacité de ce boîtier mémoire est donc de 16 octets III 2 Caractéristiques des circuits mémoire

Un circuit mémoire est caractérisé par :

Rappel concernant les préfixes utilisés pour désigner les mémoires de grande capacité :

Nom Préfixe Quantité équivalente

1 kilo octet 1Ko 2 10 octets = 1024 ocets

1 méga octet 1Mo 2 10 Ko = 1024 Ko =220 ocets

1giga octet 1Go 2 10 Mo = 1024 Mo=230 ocets

1 téra octet 1To 2 10 Go = 1024 Go =240 ocets

1 péta octet 1Po 2 10 To = 1024 To =250 ocets

1 exa octet 1Eo 2 10 Po = 1024 Po=260 ocets

1 zetta octet 1Zo 2 10 Eo = 1024 Eo =270 ocets

1 yotta octet 1Yo 2 10 Zo = 1024 Zo=280 ocets

De plus chaque circuit mémoire possède une ou plusieurs entrée(s) de validation du boîtier, noté parfois E (pour Enable =

validation) parfois CS (pour Chip Select = sélection du boîtier). Ces entrées peuvent être active au niveau haut ou au

niveau bas (voir le symbole du circuit ou la documentation constructeur pour le savoir).

99 Systèmes Logiques Chapitre 15

III 3

RAM

Bus A0 à A9 D0 à D7 Bus de

d'adresse données H R/W CS Cette mémoire mémorise des octets car son bus de données est sur 8 bits

Elle possède 10 210 =1024 registres internes

de 8 bits chacun. La capacité de ce boîtier mémoire est donc de 1 ko. er registre est : Ψ---------- Drrr ème registre est : Ψͳͳͳͳͳͳͳͳͳͳ Du((( ̈́͵((, ce qui représente 1024 adresses différentes.

Avec très peu de chi

cas en binaire. III 4 Utilisation de plusieurs boîtier mémoire pour augmenter la capacité

Le boîtier mémoire précédent a une capacité de 1 ko. Si on veut une mémoire de 2 ko il faudra alors utiliser 2 boîtiers

différents :

2 ko = 2x1024 octets = 2048 octets = 211 octets

A10 Boîtier mémoire sélectionné

0 Boitier 1 sélectionné

1 Boitier 2 sélectionné

100 Systèmes Logiques Chapitre 15

Conséquence :

Les adresses 00000000000(2) à 01111111111(2) correspondent aux 1024 registres du boîtier 1 et les adresses

10000000000(2) à 11111111111(2) correspondent aux 1024

mémoire par le plan mémoire ci- adressable va maintenan

7FF(16), ce qui représente bien une capacité de 2 ko (2048

adresses).

Découpage du plan mémoire

Autre exemple : comment adresser 4ko en utilisant 4 boîtiers identiques de 1 ko chacun ?

La solution consiste à utiliser un démultiplexeur 1 vers 4, dont les 2 entrées ajoutées au bus

Boîtier 1

CS

Boîtier 2

DMUX CS 1 4

Boîtier 3

CS

Boîtier 4

CS

Découpage du plan mémoire

A11 A10 Boîtier sélectionné Intervalle des adresse de chaque boîtier en binaire

0 0 Boitier 1 De % 0000 0000 0000 à %0011 1111 1111

0 1 Boitier 2 De % 0100 0000 0000 à %0111 1111 1111

1 0 Boitier 3 De % 1000 0000 0000 à %1011 1111 1111

1 1 Boitier 4 De % 1100 0000 0000 à %1111 1111 1111

ko avec deux boîtiers de 1 ko chacun 1 1 1024
registre du boitier 2 1 ko 1 ko 1024
registre du boitier 1 La capacité totale adressable est de 2 ko $7FF $400 $3FF $000 $FFF $C00 $BFF $800 $7FF $400 $3FF $000

BOITIER

4

BOITIER

3

BOITIER

2

BOITIER

1 1 ko 1 ko 1 ko 1 ko 4 koquotesdbs_dbs22.pdfusesText_28