[PDF] Etude et conception de CAN haute résolution pour le domaine de l

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Chapitre 1

Remerciements

Tout d"abord je voudrais remercier mon directeur de thèse, Philippe Bénabès, pour m"avoir accueilli au GeePs au sein de son équipe, accompagné et conseillé tout au long de cette thèse et ouvert aux joies du§¢. J"aimerais également remercier mes encadrants, Anthony Kolar, Caroline Lelandais-Perrault et Filipe Vinci Dos Santos pour les conseils fournis durant ces trois années, mais aussi pour leur infinie patience et les corrections de dernières minutes en tout genre qu"ils ont fait. J"aimerais également remercier les rapporteurs de mon manuscrit d"avoir accepté ce travail de relecture, Andreas Kaiser et Hassan Aboushady, le président du jury Souhil Me- gherbi, ainsi que les autres membres du jury venus participer à la soutenance, Olivier

Gevin et Mohamed Ben Chouikha.

Ces trois années m"ont également permis de rencontrer énormément de personnes attachantes (sisi!), avec qui du bon temps a été passé que ce soit au laboratoire, dans

l"équipe ou au bar : Alexis Brenes, Juliette Le Hir (pour les jeux de société), Pierre Prache

et Alexandre Mas pour les JNRDM2015, Ashish Rojatkar, Antoine Bouchain, Ludwig Cron, Mickael Brison, Gisela Lechuga Laurent Bourgois et Jérôme Juillard pour la musique et Morgan Roger pour le flipper et tous ceux que j"oublie. Un petit merci aussi à toutes les personnes de Strasbourg, celles présentes à Paris et qui entretiennent une passion pour la bière (Manu, Scott, Eva, Hugo...), mais aussi mes

Madec.

Et pour finir, je voudrais remercier ma famille qui m"ont toujours soutenu durant toutes ces années d"études (qui sont enfin finies) et que oui, finalement, tu auras (fina- lement) fini tes études avant moi Frédérique :)

CHAP?TRE 1. REMERC?EME?TS

Table des matières

1 Remerciements

Table des matières

Liste des figures

Liste des tableaux

2 Introduction

5

3 Conversion analogique/numérique pour les imageurs

9

3.1 Métriques des ADCs

9

3.2 Architectures de convertisseurs

14

3.3 ADC colonne pour imageurs

26

3.4 Conclusion

42

4 Two-step incremental§¢45

4.1 Theorie I§¢. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .4 6

4.2 Two-step conversion

51

4.3 Modélisation des défauts

65

4.4 Conclusion

70

5 Conception analogique

71

5.1 Approche en gm/Id

72

5.2 Intégrateur

74

5.3 Additionneur-comparateur

83

5.4 Echantillonneur-Bloqueur

88

5.5 Bloc de phases non-recouvrantes

90

5.6 Schéma de l"ADC

91

5.7 Conclusion

93

6 Résultats95

6.1 Inverseur

95

6.2 Echantillonneur-bloqueur

98

TABLE DES MAT?ÈRES

6.3 Integrateur

10 0

6.4 Additionneur-comparateur

10 3

6.5 ADC

10 4

7 Conclusion

107

7.1 Contribution

10 8

7.2 Perspectives

10 9

Liste des figures

2.1 Architecture d"un imageur CMOS [

1 6

3.1 Fonction de transfert d"un convertisseur 3 bits

10

3.2 Erreur d"offset pour une conversion sur 3 bits

11

3.3 Influence du DNL et de l"INL pour une conversion sur 3 bits

12

3.4 Différence des calculs des erreurs dynamiques

13

3.5 Schéma d"un ADC simple rampe[

2 15

3.6 Schéma d"un ADC cyclique[

3 16

3.7 Principe du RSD avec la comparaison 3 niveaux d"un ADC cyclique [

4 17

3.8 Architecture de CAN SAR et exemple de conversion [

5 17

3.9 Influence du sur-échantillonnage sur le bruit dans la bande-passante de

l"ADC 19

3.10 Noise shaping d"un modulateur§¢[5]. . . . . . . . . . . . . . . . . . . . . . 19

3.11 Architecture d"un ADC§¢du 1erordre[6]. . . . . . . . . . . . . . . . . . . . 20

3.12 Topologie d"un modulateur§¢3 étages [7]. . . . . . . . . . . . . . . . . . . . 2 1

3.13 Architecture d"un ADC§¢incrémental du 1erordre [8]. . . . . . . . . . . . 22

3.14 Architecture d"un ADC hybride

24

3.15 Architecture du modulateur de 2

ndordre [9]. . . . . . . . . . . . . . . . . . . 2 4

3.16 Architecture du DAC de 11 bits segmenté avec les capacités parasites [

9 25

3.17 Schema simplifié d"un ADC SS two-step [

10 ].Le C DSana logiqueest réalisé par le transistor©AZ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26

3.18 Schema simplifié d"un ADC SS two-step [

10 ].Le C DSana logiqueest réalisé par le transistor©AZ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28

3.19 Schema simplifié d"un ADC SS two-step [

11 29

3.20 Architecture d"un ADC cyclique 13-bit [

12 31

3.21 Architecture d"imageur utilisant un ADC cyclique de 12-b avec une largeur

de 8 pixels [ 13 32

3.22 Architecture d"ADC SAR 12 bits avec DAC segmenté en deux parties[

14 34

3.23 Architecture d"ADC SAR 14 bits avec une échelle de tension de références[

15 35

3.24 Architecture d"ADC SAR 14 bits avec une échelle de tension de références[

16 36

3.25 Architecture d"un modulateur I§¢avec des inverseurs [17]. . . . . . . . . . 3 8

L?STE DES F?GURES

3.26 Architecture d"un modulateur I§¢two-step [18]. . . . . . . . . . . . . . . . . 40

3.27 (a) H igh-levelvie wof t wo-stepsar chitecture,sc hematico ft hesamp leand hold and (b) t heI §¢second order modulator(c). . . . . . . . . . . . . . . . . 4 1

3.28 Architecture d"un modulateur I§¢two-step [19]. . . . . . . . . . . . . . . . . 42

3.29 Figure récapitulative de l"état de l"art des ADCs pour imageur de leur réso-

lution en fonction de la fréquence d"échantillonnage 43

3.30 Figurerécapitulativedel"étatdel"artdesADCspourimageurdeleurFoM

CIS en fonction de leur résolution 44

4.1 Architecture d"un I§¢d"ordre 2 avec intégrateurs en cascade, feed-forward

et retour unitaire du DAC 46
4.2 (a) Valeur de l"erreur de quantificationeQet(b) v aleurd urési duan alogique pour un OSR de 25 48

4.3 Erreur de quantification d"un modulateur d"ordre 2 pour un OSR de 25

49

4.4 Résolution en fonction de la dynamique d"entrée pour différents OSR d"un

ADC§¢avec un modulateur d"ordre 2 et des coefficients d"intégration uni- taires 50

4.5 Dynamique d"entrée pour différentes architectures de§¢incrémental pour

un OSR de 100 50

4.6 Résolutions calculées et idéales pour différentes architectures de§¢I. . . . 51

4.7 (a) V uehaut niv eaud "uncon vertisseur§¢incrémental two-step et(b) ar - chitecture du modulateur§¢incrémental de second ordre avec feed-forward52

4.8 Dynamique maximum du second intégrateur pour différentes valeurs dea355

4.9 Dynamique maximum du second intégrateur pour différentes valeurs dea455

4.10 Dynamique maximum du second intégrateur pour différentes valeurs dea556

4.11 Dynamique du second intégrateur en fonction de la dynamique d"entrée du

modulateur 56

4.12 Occurence des valeurs V

1et V2pour différentes valeurs d"entrée pour une

entrée balayant toute la dynamique et un OSR= 200 57

4.13 Résolution normée en fonction de¯. . . . . . . . . . . . . . . . . . . . . . . .58

4.14 Comparaison de l"architecture two step utilisant un modulateur d"ordre 2 et

d"architectures§¢classiques. . . . . . . . . . . . . . . . . . . . . . . . . . . . 5 9

4.15 Optimisation de¯pour différentes architectures. . . . . . . . . . . . . . . . 61

4.16 Résolution de convertisseurs pour différentes architectures

62

4.17 DNL et INL idéaux de l"ADC§¢I2-2 avec 256k points en entrée. . . . . . . . 6 4

4.18 SNDR du convertisseur§¢2-2 avec un signal d"entrée de 230 kHz. . . . . . 64

4.19 Equivalence entre un intégrateur en temps discret et u intégrateur à capaci-

tés commutées 65

4.20 ENOB du convertisseur en fonction du gain de l"intégrateur déterminé à

partir de l"équation ( 4.45 66

L?STE DES F?GURES

4.21 ENOB du convertisseur en fonction du GBW pour F

CLK=20 MHz. . . . . . . 6 7

4.22 ENOB du convertisseur en fonction de l"OSR pour différents mismatch de

capacités 68

4.23 INLetDNLduconvertisseurpourdesvaleursdecoefficientsa1=a2=0.5+0.5%

avec 256k valeurs d"entrées 69

5.1 Architecture haut-niveau retenue de l"ADC

72

5.2 Architecture haut-niveau de modulateur§¢I d"ordre 2. . . . . . . . . . . . 72

5.3 Courbes de caractérisation du paramètre gm et Id pour différents Vgs

73

5.4 Courbe du paramètre g

m/ID. . . . . . . . . . . . . . . . . . . . . . . . . . . . .7 3

5.5 circuitàcapacitéscommutéesavecauto-zeroingen:

(a) phased"échantillon- nage et (b ) pha sed "intégration 74

5.6 Valeurs du signal de commande©1,©2 et d"intégrateur sur quatre intégra-

tions avec V I= 100 mV, CS= 1, CI= 2 et VOFFSET= 20 mV. . . . . . . . . . . . 76

5.7 Inverseur avec un gain-boosting

78

5.8 Fonction de transfert de l"inverseur du gain-boosting dimensionné. Analyse

du gain en dB en fonction de l"entrée associée 80

5.9 Réponse fréquentielle du gain de l"inverseur autour de son point de fonc-

tionnement 81

5.10 Variation de la sortie de l"intégrateur pour une entrée de 750 mV

82

5.11 Erreurenfonctiondutempsd"intégrationpourunegrandevariationensor-

tie (figure du haut, cas A) et pour une faible variation (figure du bas, cas Bp) 83

5.12 Schéma du bloc intégrateur

84

5.13 Schéma du bloc sommateur-comparateur

85

5.14 Signaux numériques de commande de l"additionneur

85

5.15 Schéma de principe d"un comparateur

86

5.16 Schéma du comparateur double tail utilisé

86

5.17 Analyse Monte-Carlo (process+mismatch sur 200 points) de l"offset et du

temps de décision maximum du comparateur 87

5.18 Analyse temporelle de l"additionneur pour déterminer l"offset : en haut, le

signal d"entrée du comparateur, en bas la sortie du comparateur après déci- sion 88

5.19 Schéma de l"échantillonneur/bloqueur utilisé

89

5.20 Chronogramme des signaux de commande de l"échantillonneur-bloqueur

89

5.21 Schéma du bloc générant les horloges non recouvrantes

91
5.22 (a)

Sch émacomp letde l "ADCpr oposéet

(b) s ignauxde comm andeas sociés 92

5.23 Analyse fréquentielle de l"ADC, utilisant une FFT sur 256 points

93

6.1 Inverseur avec un gain-boosting

96

6.2 Layout de l"inverseur avec le gain-boosting

96

L?STE DES F?GURES

6.3 Analyse AC de l"inverseur suivant plusieurs entrées compris dans la plage

[-5¹;+5¹]. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 7

6.4 Schéma de l"échantillonneur/bloqueur

98

6.5 Layout d l"échantillonneur bloqueur

99

6.6 Erreurensortiedel"échantillonneur-bloqueursurtoutelaplaged"entréedu

convertisseur pour différents corners de simulation et températures (-20°C,

25°C, 85 °C)

99

6.7 Schéma du bloc intégrateur

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